JPH0433178A - 画像情報処理方式 - Google Patents
画像情報処理方式Info
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- JPH0433178A JPH0433178A JP2140748A JP14074890A JPH0433178A JP H0433178 A JPH0433178 A JP H0433178A JP 2140748 A JP2140748 A JP 2140748A JP 14074890 A JP14074890 A JP 14074890A JP H0433178 A JPH0433178 A JP H0433178A
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- 238000000034 method Methods 0.000 claims abstract description 14
- 238000003672 processing method Methods 0.000 claims description 7
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- 101150073133 Cpt1a gene Proteins 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像情報処理方式に関し、特に、画像情報の
縮小と回転を行う方式に関する。
縮小と回転を行う方式に関する。
従来の技術
従来におけるこの種の画像情報処理方式は、画像情報を
処理するＣＰＵと、前記画像情報を格納するワークメモ
リと、入力が前記ＣＰＵのＩ／Ｏアドレス空間に各々割
り付けられたＬ個のにビット画像情報ラッチ回路（Ｌ：
回転ゲート回路のビット数をＬビット／バイトとする）
と、Ｍ個のにビット画像情報ラッチ回路（Ｍ：所望の縮
小率をｉ／Ｋ、間引きゲート回路のビット数をＪビット
／バイトとし、Ｊを工とＪの最大公約数で割った数）と
、前記Ｍ個の画像情報ラッチ回路のにビ・ントの出力よ
り各々選択されたｉビットの出力をｊビット単位で各々
入力に接続され、出力が前記ＣＰＵのＩ／Ｏアドレス空
間に割り付けられたＮ個（Ｎ＝ （ＭＸＩ）／Ｊ）の間
引きゲート回路と、各々前記り個のにビ・ント画像情報
ラッチ回路の出力の同一ビットが入力に接続され、出力
が前記ＣＰＵのＩ／Ｏアドレス空間に割り付けられたに
個のＬビット回転ゲート回路とを備え、前記ワークメモ
リの画像情報を縦並びに横方向に各々あらかじめ定めら
れた割合いα、β（β−Ｉ／に）で縮小させる時に、前
記ＣＰ［Ｊが前記ワークメモリの画像情報の縦方向の間
引き率αに如じて有効となる画素列を選択し、前記有効
な画素列の画素情報を順次前記Ｍ個の画像情報ラッチ回
路に蓄積し、前記Ｎ個の間引きゲート回路から順次画素
情報を読み込み、前記ＲＡＭに格納する事と前記ワーク
メモリの画素情報を画素単位で９０度単位の任意の角度
で回転させる時に前記ＣＰＵが前記画像情報をに画素×
Ｌ列の画素情報群に分割し各画素情報群の各列の画素情
報を順次前記り個の画像情報ラッチ回路に出力し、前記
に個の回転ゲート回路から順次読み出した後に前記画像
情報を分割した画像情報群を一要素として９０度単位の
所望の角度で回転したブロックに書き込む事を特徴とし
ていた。
処理するＣＰＵと、前記画像情報を格納するワークメモ
リと、入力が前記ＣＰＵのＩ／Ｏアドレス空間に各々割
り付けられたＬ個のにビット画像情報ラッチ回路（Ｌ：
回転ゲート回路のビット数をＬビット／バイトとする）
と、Ｍ個のにビット画像情報ラッチ回路（Ｍ：所望の縮
小率をｉ／Ｋ、間引きゲート回路のビット数をＪビット
／バイトとし、Ｊを工とＪの最大公約数で割った数）と
、前記Ｍ個の画像情報ラッチ回路のにビ・ントの出力よ
り各々選択されたｉビットの出力をｊビット単位で各々
入力に接続され、出力が前記ＣＰＵのＩ／Ｏアドレス空
間に割り付けられたＮ個（Ｎ＝ （ＭＸＩ）／Ｊ）の間
引きゲート回路と、各々前記り個のにビ・ント画像情報
ラッチ回路の出力の同一ビットが入力に接続され、出力
が前記ＣＰＵのＩ／Ｏアドレス空間に割り付けられたに
個のＬビット回転ゲート回路とを備え、前記ワークメモ
リの画像情報を縦並びに横方向に各々あらかじめ定めら
れた割合いα、β（β−Ｉ／に）で縮小させる時に、前
記ＣＰ［Ｊが前記ワークメモリの画像情報の縦方向の間
引き率αに如じて有効となる画素列を選択し、前記有効
な画素列の画素情報を順次前記Ｍ個の画像情報ラッチ回
路に蓄積し、前記Ｎ個の間引きゲート回路から順次画素
情報を読み込み、前記ＲＡＭに格納する事と前記ワーク
メモリの画素情報を画素単位で９０度単位の任意の角度
で回転させる時に前記ＣＰＵが前記画像情報をに画素×
Ｌ列の画素情報群に分割し各画素情報群の各列の画素情
報を順次前記り個の画像情報ラッチ回路に出力し、前記
に個の回転ゲート回路から順次読み出した後に前記画像
情報を分割した画像情報群を一要素として９０度単位の
所望の角度で回転したブロックに書き込む事を特徴とし
ていた。
第５図に上述した従来における画像情報処理方式のブロ
ック構成を示す。
ック構成を示す。
次に第５図を参照して従来の技術を更に詳しく説明する
と下記の通りである。
と下記の通りである。
第５図分参照するに、ＲＯＭ２０２にはＣＰＵ２０１が
実行する処理のためのプログラムが格納されており、Ｒ
ＡＭ２０３には６４画素×６４画素の画像情報と２４画
素×２４画素の画像情報が格納されている。ＣＰＵ２０
１に接続されているＩｌｏは８ビツトバス構成である９
ｉ＆初に６４画素×６４画素の画像情報、水平方向及び
垂直方向とも第１画素から１画素おきに画素を有効にし
、間の画素を間引いて１／２に縮小する処理について説
明する。 ＣＰＵ２０１はＲＡＭ２０３に格納されてい
る画像情報の第１列目が第２図（ａ）に示す様に垂直方
向の間引き率に合わせて有効となる画素列であるかを判
断する。 ＣＰＵ２０１は、有効となる画素列の場合に
は第１列目の第１画素から２バイト分の画素列を１バイ
トずつ、画像情報ラッチ回路２７２．２７３にラッチ回
路制御信号線２９２．２９３で指示し、ラッチ回路デー
タ信号線２８２．２８３を通し第２図（ｂ）に示す様に
蓄積する。
実行する処理のためのプログラムが格納されており、Ｒ
ＡＭ２０３には６４画素×６４画素の画像情報と２４画
素×２４画素の画像情報が格納されている。ＣＰＵ２０
１に接続されているＩｌｏは８ビツトバス構成である９
ｉ＆初に６４画素×６４画素の画像情報、水平方向及び
垂直方向とも第１画素から１画素おきに画素を有効にし
、間の画素を間引いて１／２に縮小する処理について説
明する。 ＣＰＵ２０１はＲＡＭ２０３に格納されてい
る画像情報の第１列目が第２図（ａ）に示す様に垂直方
向の間引き率に合わせて有効となる画素列であるかを判
断する。 ＣＰＵ２０１は、有効となる画素列の場合に
は第１列目の第１画素から２バイト分の画素列を１バイ
トずつ、画像情報ラッチ回路２７２．２７３にラッチ回
路制御信号線２９２．２９３で指示し、ラッチ回路デー
タ信号線２８２．２８３を通し第２図（ｂ）に示す様に
蓄積する。
画像情報ラッチ回路２７２．２７３は蓄積された２ｂｙ
ｔｅ分の画像情報の同各画像情報ラッチ回路２７２．２
７３の第１ｂｉｔ目、第３ｂｉｔ目、第５ｂｉＬ目、第
７ｂｉｔ目に相当する１ｂｙｔｅ分の画像情報を間引き
ゲート回路２７１に出力する。間引きゲート回路２７１
は、ゲート回路制御信号！！２９１を通して出されるＣ
−ＰＵ２０１の指示により、画像情報ラッチ回路２７２
．２７３から入力した第２図（ｂ）に示す様な１ｂｙｔ
ｅ分の画像情報をゲート回路データ信号線２８１に出力
する。ＣＰＵ２０１は間引きゲート回路２７１が出力し
た画像情報をＲＡＭ２０３に格納する。ＣＰＵ２０１は
上記処理を第１列目の第１７画素から６４画素まで繰り
返す。
ｔｅ分の画像情報の同各画像情報ラッチ回路２７２．２
７３の第１ｂｉｔ目、第３ｂｉｔ目、第５ｂｉＬ目、第
７ｂｉｔ目に相当する１ｂｙｔｅ分の画像情報を間引き
ゲート回路２７１に出力する。間引きゲート回路２７１
は、ゲート回路制御信号！！２９１を通して出されるＣ
−ＰＵ２０１の指示により、画像情報ラッチ回路２７２
．２７３から入力した第２図（ｂ）に示す様な１ｂｙｔ
ｅ分の画像情報をゲート回路データ信号線２８１に出力
する。ＣＰＵ２０１は間引きゲート回路２７１が出力し
た画像情報をＲＡＭ２０３に格納する。ＣＰＵ２０１は
上記処理を第１列目の第１７画素から６４画素まで繰り
返す。
無効な画素列であれば何もしない、ＣＰＵ２０１は第２
列目から最終列まで前記処理を繰り返し、６４画素×６
４画素の画像情報を水平方向、垂直方向ともに１／２に
縮小し、３２画素×３２画素の画像情報を作る。
列目から最終列まで前記処理を繰り返し、６４画素×６
４画素の画像情報を水平方向、垂直方向ともに１／２に
縮小し、３２画素×３２画素の画像情報を作る。
次に２４画素×２４画素の画像情報画素単位で反時計回
り方向に９０度回転させる処理について説明する。２４
画素×２４画素の画像情報を第３図（ａ）に示す様に第
３図（ｂ）に示す８画素×８画素の画素情報郡に分割す
る。 ＣＰＵ２０１は第４図（ａ）に示す様にラッチ回
路制御信号線２３１〜２３８で指示し、ラッチ回路デー
タ信号線２２１〜２２８を通し、第３図（ｂ）に示す画
素情報郡内の画像情報の第１列目の第１画素から第８画
素までを画像情報ラッチ回路２１１に第２列目の第１画
素から第８画素までを画像情報ラッチ回路２１２という
様に各列毎に８個の画像情報ラッチ回路２１１〜２１８
に蓄積する。８個の画像情報ラッチ回路２１１〜２１８
は蓄積された画素情報郡内の画像情報の内、各画像情報
回路２１１〜２１８の第１ｂｉｔ目を回転ゲート回路２
４８に一１第２ｂｉｔ目を回転ゲート回路２４７にとい
う様に各ラッチ回路の同じｂｉｔを８個の回転ゲート回
路２４１〜２４８に出力する。８個の回転ゲート回路２
４１〜２４８はゲート回路制御信号線２６１〜２６８を
通してＣＰＵ２０１の指示により８個の画像情報ラッチ
回路２１１〜２１８から入力した画素情報郡内の画像情
報をゲート回路データ信号線２５１〜２５８へ出力する
。ＣＰＵ２０１は第４図（ｂ）に示す様に８個の回転ゲ
ート回路２４１〜２４８が出力した画素情報郡内の画像
情報をＲＡＭ ２０３に格納する。 ＣＰＵ２０１は分
割したすべての画素情報群に対して上記処理を繰り返す
、更にＣＰＵ２０１は画像情報を分割した画素情報群を
一要素として反時計回り方向に９０度回転させ、２４画
素×２４画素の画像情報を画素単位で反時計回り方向に
９０度回転させる事ができる。
り方向に９０度回転させる処理について説明する。２４
画素×２４画素の画像情報を第３図（ａ）に示す様に第
３図（ｂ）に示す８画素×８画素の画素情報郡に分割す
る。 ＣＰＵ２０１は第４図（ａ）に示す様にラッチ回
路制御信号線２３１〜２３８で指示し、ラッチ回路デー
タ信号線２２１〜２２８を通し、第３図（ｂ）に示す画
素情報郡内の画像情報の第１列目の第１画素から第８画
素までを画像情報ラッチ回路２１１に第２列目の第１画
素から第８画素までを画像情報ラッチ回路２１２という
様に各列毎に８個の画像情報ラッチ回路２１１〜２１８
に蓄積する。８個の画像情報ラッチ回路２１１〜２１８
は蓄積された画素情報郡内の画像情報の内、各画像情報
回路２１１〜２１８の第１ｂｉｔ目を回転ゲート回路２
４８に一１第２ｂｉｔ目を回転ゲート回路２４７にとい
う様に各ラッチ回路の同じｂｉｔを８個の回転ゲート回
路２４１〜２４８に出力する。８個の回転ゲート回路２
４１〜２４８はゲート回路制御信号線２６１〜２６８を
通してＣＰＵ２０１の指示により８個の画像情報ラッチ
回路２１１〜２１８から入力した画素情報郡内の画像情
報をゲート回路データ信号線２５１〜２５８へ出力する
。ＣＰＵ２０１は第４図（ｂ）に示す様に８個の回転ゲ
ート回路２４１〜２４８が出力した画素情報郡内の画像
情報をＲＡＭ ２０３に格納する。 ＣＰＵ２０１は分
割したすべての画素情報群に対して上記処理を繰り返す
、更にＣＰＵ２０１は画像情報を分割した画素情報群を
一要素として反時計回り方向に９０度回転させ、２４画
素×２４画素の画像情報を画素単位で反時計回り方向に
９０度回転させる事ができる。
発明が解決しようとする課題
しかしながら、上述した従来の画像情報処理方式は、画
像情報を垂直方向又は水平方向に任意の割合いで縮小さ
せる機能で使う画像情報ラッチ回路と、画像情報を９０
度単位の任意の角度で回転させる機能で使う画像情報ラ
ッチ回路とが独立しており、各機能で使うラッチ回路の
合計個数分のラッチ回路が必要となるために、各機能を
実現するための装置の回路規模が大きくなるという欠点
がある。
像情報を垂直方向又は水平方向に任意の割合いで縮小さ
せる機能で使う画像情報ラッチ回路と、画像情報を９０
度単位の任意の角度で回転させる機能で使う画像情報ラ
ッチ回路とが独立しており、各機能で使うラッチ回路の
合計個数分のラッチ回路が必要となるために、各機能を
実現するための装置の回路規模が大きくなるという欠点
がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、各必要な機能を実現するための装置の構成規
模を小さくすることを可能とじた新規な画像情報処理方
式を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、各必要な機能を実現するための装置の構成規
模を小さくすることを可能とじた新規な画像情報処理方
式を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る画像情報処理方
式は、画像情報を処理するＣＰＵと、前記画像情報を格
納するワークメモリと、入力が前記ＣＰＵのＩ／Ｏ／Ｏ
アドレス空各々割り付けられたＬ個のにビット画像情報
ラッチ回路（Ｌ：回転ゲート回路のビット数をＬビット
／バイトとする）と、前記り個のにビット画像情報より
選択されたＭ個の各画像情報ラッチ回路（Ｍ：所望の縮
小率を■／に、間引きゲート回路のビット数をＪビット
／バイトとしＪを■とＪの最大公約数で割った数）のに
ビットの出力より各々選択された１ビツトの出力をＪビ
ット単位で各々入力に接続され、出力が前記ＣＰＵのＩ
／Ｏ／Ｏアドレス空割り付けられたＮ個（Ｎ＝（ＭＸＩ
＞／Ｊ）の閏引きゲート回路と、各々前記り個のにビッ
ト画像情報ラッチ回路の出力の同一ビットが入力に接続
され出力が前記ＣＰＵの１／Ｏアドレス空間に割り付け
られたに個のしビット回転ゲート回路とを備え、前記ワ
ークメモリの画像情報を縦並びに横方向に各々あらかじ
め定められた割合いα、β（β＝−１／Ｋ）で縮小させ
る時に、前記ＣＰＵが前記ワークメモリの画像情報の縮
方向の間引き率αに応じて有効となる画素列を選択し、
前記有効な画素列の画素情報を順次前記Ｍ個の画像情報
ラッチ回路に蓄積し、前記Ｎ個の開引きゲート回路から
順次画素情報を読み込み、ＲＡＭに格納する事と、前記
ワークメモリの画素情報を画素単位で９０度単位の任意
の角度で回転させる時に前記ＣＰＵが前記画像情報をに
画素×Ｌ列の画素情報群に分割し、各画素情報群の各列
の画素情報を順次前記り個の画像情報ラッチ回路に出力
し、前記に個の回転ゲート回路から順次読み出した後に
前記画像情報を分割した画像情報群を一要素として９０
度単位の所望の角度で回転したブロックに書き込む事を
特徴としている。
式は、画像情報を処理するＣＰＵと、前記画像情報を格
納するワークメモリと、入力が前記ＣＰＵのＩ／Ｏ／Ｏ
アドレス空各々割り付けられたＬ個のにビット画像情報
ラッチ回路（Ｌ：回転ゲート回路のビット数をＬビット
／バイトとする）と、前記り個のにビット画像情報より
選択されたＭ個の各画像情報ラッチ回路（Ｍ：所望の縮
小率を■／に、間引きゲート回路のビット数をＪビット
／バイトとしＪを■とＪの最大公約数で割った数）のに
ビットの出力より各々選択された１ビツトの出力をＪビ
ット単位で各々入力に接続され、出力が前記ＣＰＵのＩ
／Ｏ／Ｏアドレス空割り付けられたＮ個（Ｎ＝（ＭＸＩ
＞／Ｊ）の閏引きゲート回路と、各々前記り個のにビッ
ト画像情報ラッチ回路の出力の同一ビットが入力に接続
され出力が前記ＣＰＵの１／Ｏアドレス空間に割り付け
られたに個のしビット回転ゲート回路とを備え、前記ワ
ークメモリの画像情報を縦並びに横方向に各々あらかじ
め定められた割合いα、β（β＝−１／Ｋ）で縮小させ
る時に、前記ＣＰＵが前記ワークメモリの画像情報の縮
方向の間引き率αに応じて有効となる画素列を選択し、
前記有効な画素列の画素情報を順次前記Ｍ個の画像情報
ラッチ回路に蓄積し、前記Ｎ個の開引きゲート回路から
順次画素情報を読み込み、ＲＡＭに格納する事と、前記
ワークメモリの画素情報を画素単位で９０度単位の任意
の角度で回転させる時に前記ＣＰＵが前記画像情報をに
画素×Ｌ列の画素情報群に分割し、各画素情報群の各列
の画素情報を順次前記り個の画像情報ラッチ回路に出力
し、前記に個の回転ゲート回路から順次読み出した後に
前記画像情報を分割した画像情報群を一要素として９０
度単位の所望の角度で回転したブロックに書き込む事を
特徴としている。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。第１図を参照するに、ＲＯ１４／Ｏ２はＣＰｔ１／Ｏ
１が実行する処理のためのプログラムが格納されており
、ＲＡＭ／Ｏ３には６４画素×６４画素の画像情報と２
４画素×２４画素の画像情報が格納されている。ＣＰＵ
／Ｏ１に接続されているＩｌｏは８とットバス構成であ
る。
。第１図を参照するに、ＲＯ１４／Ｏ２はＣＰｔ１／Ｏ
１が実行する処理のためのプログラムが格納されており
、ＲＡＭ／Ｏ３には６４画素×６４画素の画像情報と２
４画素×２４画素の画像情報が格納されている。ＣＰＵ
／Ｏ１に接続されているＩｌｏは８とットバス構成であ
る。
最初に６４画素×６４画素の画像情報、水平方向及び垂
直方向とも第１画素から１画素おきに画素を有効にし、
間の画素を間引いて１／２に縮小する処理について説明
する。ＣＰＵｌ０ＩはＲＡＭ／Ｏ３に格納されている画
像情報の第１列目が第２図（ａ）に示す様に垂直方向の
間引き率に合わせて有効となる画素列であるかを判断す
る。 ＣＰＵｌ０Ｉは、有効となる画素列の場合には、
第１列目の第１画素から２バイト分の画素列を１バイト
ずつ、画像情報ラッチ回路１１１ ＋ １１２にラッチ
回路制御信号ｌ１１３１．１３２で指示し、ラッチ回路
データ信号線１２１．１２２を通して第２図（ｂ）に示
す様に蓄積する。
直方向とも第１画素から１画素おきに画素を有効にし、
間の画素を間引いて１／２に縮小する処理について説明
する。ＣＰＵｌ０ＩはＲＡＭ／Ｏ３に格納されている画
像情報の第１列目が第２図（ａ）に示す様に垂直方向の
間引き率に合わせて有効となる画素列であるかを判断す
る。 ＣＰＵｌ０Ｉは、有効となる画素列の場合には、
第１列目の第１画素から２バイト分の画素列を１バイト
ずつ、画像情報ラッチ回路１１１ ＋ １１２にラッチ
回路制御信号ｌ１１３１．１３２で指示し、ラッチ回路
データ信号線１２１．１２２を通して第２図（ｂ）に示
す様に蓄積する。
画像情報ラッチ回路１１１．１１２は蓄積された２ｂｙ
ｔｅ分の画像情報の内容画像情報ラッチ回路１１１．１
１２の第１ｂｉｔ目、第３ｂｉｔ目、第５ｂｉｔ目、第
７ｂｉｔ目に相当する１ｂｙｔｅ分の画像情報を間引き
ゲート回路１７１に出力する０間引きゲート回路１７１
はゲート回路制御信号線１９１を通して出されるＣＰＵ
／Ｏ１の指示により、画像情報ラッチ回路１１１．１１
２から入力した第２図（ｂ）に示す様な１ｂｙｔｅ分の
画像情報をゲート回路データ信号＆１１８１に出力する
。ＣＰＵｌ０Ｉは間引きゲート回路１７１が出力した画
像情報をＲＡＭ／Ｏ３に格納する。 ＣＰＵｌ０Ｉは上
記処理を第１列目の第１７画素から６４画素まで繰り返
す。
ｔｅ分の画像情報の内容画像情報ラッチ回路１１１．１
１２の第１ｂｉｔ目、第３ｂｉｔ目、第５ｂｉｔ目、第
７ｂｉｔ目に相当する１ｂｙｔｅ分の画像情報を間引き
ゲート回路１７１に出力する０間引きゲート回路１７１
はゲート回路制御信号線１９１を通して出されるＣＰＵ
／Ｏ１の指示により、画像情報ラッチ回路１１１．１１
２から入力した第２図（ｂ）に示す様な１ｂｙｔｅ分の
画像情報をゲート回路データ信号＆１１８１に出力する
。ＣＰＵｌ０Ｉは間引きゲート回路１７１が出力した画
像情報をＲＡＭ／Ｏ３に格納する。 ＣＰＵｌ０Ｉは上
記処理を第１列目の第１７画素から６４画素まで繰り返
す。
無効な画素列であれば何もしない、 ＣＰＵｌ０Ｉは第
２列目から最終列まで前記処理を繰り返し、６４画素×
６４画素の画像情報を水平方向、垂直方向ともに１７２
に縮小し、３２画素×３２画素の画像情報を作る。
２列目から最終列まで前記処理を繰り返し、６４画素×
６４画素の画像情報を水平方向、垂直方向ともに１７２
に縮小し、３２画素×３２画素の画像情報を作る。
次に２４画素×２４画素の画像情報画素単位で反時計回
り方向に９０度回転させる処理について説明する。２４
画素×２４画素の画像情報を第３図（ａ）に示す様に第
３図（ｂ）に示す８画素×８画素の画素情報群に分割す
る。 ＣＰＵｌ０Ｉは第４図（ａ）に示す様にラッチ回
路制御信号線１３１〜１３８で指示し、ラッチ回路デー
タ信号線１２１〜１２８を通し第３図（ｂ）に示す画素
情報郡内の画像情報の第１列目の第１画素から第８画素
までを画像情報ラッチ回路１１１に第２列目の第１画素
から第８画素までを画像情報ラッチ回路１１２という様
に各列毎に８個の画像情報ラッチ回路１１１〜１１８に
蓄積する。８個の画像情報ラッチ回路１１１〜１１８は
蓄積された画素情報郡内の画像情報の内、各画像情報回
路１１１〜１１８の第１ｂｉｔ目を回転ゲート回路１４
８に、第２ｂｉｔ目を回転ゲート回路１４７にという様
に各ラッチ回路の同じｂｉｔを８個の回転ゲート回路１
４１〜１４８に出力する。８個の回転ゲート回路１４１
〜１４８はゲート回路制御信号線１６１〜１６８を通し
てＣＰＵｌ０Ｉの指示により８個の画像情報ラッチ回路
１１１〜１１８から入力した画素情報郡内の画像情報を
ゲート回路データ信号線１５１〜１５８へ出力する。
り方向に９０度回転させる処理について説明する。２４
画素×２４画素の画像情報を第３図（ａ）に示す様に第
３図（ｂ）に示す８画素×８画素の画素情報群に分割す
る。 ＣＰＵｌ０Ｉは第４図（ａ）に示す様にラッチ回
路制御信号線１３１〜１３８で指示し、ラッチ回路デー
タ信号線１２１〜１２８を通し第３図（ｂ）に示す画素
情報郡内の画像情報の第１列目の第１画素から第８画素
までを画像情報ラッチ回路１１１に第２列目の第１画素
から第８画素までを画像情報ラッチ回路１１２という様
に各列毎に８個の画像情報ラッチ回路１１１〜１１８に
蓄積する。８個の画像情報ラッチ回路１１１〜１１８は
蓄積された画素情報郡内の画像情報の内、各画像情報回
路１１１〜１１８の第１ｂｉｔ目を回転ゲート回路１４
８に、第２ｂｉｔ目を回転ゲート回路１４７にという様
に各ラッチ回路の同じｂｉｔを８個の回転ゲート回路１
４１〜１４８に出力する。８個の回転ゲート回路１４１
〜１４８はゲート回路制御信号線１６１〜１６８を通し
てＣＰＵｌ０Ｉの指示により８個の画像情報ラッチ回路
１１１〜１１８から入力した画素情報郡内の画像情報を
ゲート回路データ信号線１５１〜１５８へ出力する。
ＣＰＵｌ０１は第４図（ｂ）に示す様に８個の回転ゲー
ト回路１４１〜１４８が出力した画素情報郡内の画像情
報をＲＡＭ／Ｏ３に格納する。 ＣＰＵｌｏｌは分割し
たすべての画素情報群に対して上記処理を繰り返す、更
にＣＰＵｌ０Ｉは画像情報を分割した画素情報群を一要
素として反時計回り方向に９０度回転させ、２４画素×
２４画素の画像情報を画素単位で反時計回り方向に９０
度回転させる事ができる。
ト回路１４１〜１４８が出力した画素情報郡内の画像情
報をＲＡＭ／Ｏ３に格納する。 ＣＰＵｌｏｌは分割し
たすべての画素情報群に対して上記処理を繰り返す、更
にＣＰＵｌ０Ｉは画像情報を分割した画素情報群を一要
素として反時計回り方向に９０度回転させ、２４画素×
２４画素の画像情報を画素単位で反時計回り方向に９０
度回転させる事ができる。
発明の詳細
な説明したように、本発明によれば、画像情報を垂直方
向又は水平方向に任意の割合いで縮小させる機能で使う
画像情報ラッチ回路と、画像情報を９０度単位の任意の
角度で回転させる機能で使う画像情報ラッチ回路とを、
共有化することにより、各機能を実現するための装置の
回路規模を小さくする事ができる効果径られる。
向又は水平方向に任意の割合いで縮小させる機能で使う
画像情報ラッチ回路と、画像情報を９０度単位の任意の
角度で回転させる機能で使う画像情報ラッチ回路とを、
共有化することにより、各機能を実現するための装置の
回路規模を小さくする事ができる効果径られる。
第１図は本発明の一実施例を示すブロック構成図、第２
図は画像情報を間引く時の動作を示す図、第３図、第４
図は画像情報を回転させる時の動作を示す図、第５図は
従来例のブロック図である。 ／Ｏ１．２０１−ＣＰＵ 、／Ｏ２．２０２・−ＲＯ
Ｍ 、／Ｏ３．２０３・−ＲＡＭ 、１１１〜１１
８．２１１〜２１８．２７２．２７３・−画像情報ラッ
チ回路、１４１〜１４８．２４１〜２４８一回転ゲート
回路、１７１．２７１・−間引きゲート回路、１２１〜
１２８，２２１〜２２８．２８２．２８３・−ラッチ回
路データ信号線、１３１〜１３８．２３１〜２３８，２
９２．２９３・−ラッチ回路制御信号線、１５１〜１５
８．１８１．２５１〜２５８，２８１・−ゲート回路デ
ータ信号線、１６１〜１６８，１９１．２５１〜２５８
．２９１・−ゲート回路制御信号線
図は画像情報を間引く時の動作を示す図、第３図、第４
図は画像情報を回転させる時の動作を示す図、第５図は
従来例のブロック図である。 ／Ｏ１．２０１−ＣＰＵ 、／Ｏ２．２０２・−ＲＯ
Ｍ 、／Ｏ３．２０３・−ＲＡＭ 、１１１〜１１
８．２１１〜２１８．２７２．２７３・−画像情報ラッ
チ回路、１４１〜１４８．２４１〜２４８一回転ゲート
回路、１７１．２７１・−間引きゲート回路、１２１〜
１２８，２２１〜２２８．２８２．２８３・−ラッチ回
路データ信号線、１３１〜１３８．２３１〜２３８，２
９２．２９３・−ラッチ回路制御信号線、１５１〜１５
８．１８１．２５１〜２５８，２８１・−ゲート回路デ
ータ信号線、１６１〜１６８，１９１．２５１〜２５８
．２９１・−ゲート回路制御信号線
Claims (1)
- 【特許請求の範囲】 画像情報を処理するＣＰＵと、前記画像情報を格納する
ワークメモリと、入力が前記ＣＰＵのＩ／Ｏアドレス空
間に各々割り付けられたＬ個のＫビット画像情報ラッチ
回路（Ｌ：回転ゲート回路のビット数をＬビット／バイ
トとする）と、前記Ｌ個のＫビット画像情報より選択さ
れたＭ個の各画像情報ラッチ回路（Ｍ：所望の縮小率を
Ｉ／Ｋ、間引きゲート回路のビット数をＪビット／バイ
トとしＪをＩとＪの最大公約数で割った数）のＫビット
の出力より各々選択されたＩビットの出力をＪビット単
位で各々入力に接続され出力が前記ＣＰＵのＩ／Ｏアド
レス空間に割り付けられたＮ個（Ｎ＝（Ｍ×Ｉ）／Ｊ）
の間引きゲート回路と、各々前記Ｌ個のＫビット画像情
報ラッチ回路の出力の同一ビットが入力に接続され出力
が前記ＣＰＵのＩ／Ｏアドレス空間に割り付けられたＫ
個のＬビット回転ゲート回路とを備え、 前記ワークメモリの画像情報を縦並びに横方向に各々あ
らかじめ定められた割合いα、β（β＝Ｉ／Ｋ）で縮小
させる時に、前記ＣＰＵが前記ワークメモリの画像情報
の縦方向の間引き率αに応じて有効となる画素列を選択
し、前記有効な画素列の画素情報を順次前記Ｍ個の画像
情報ラッチ回路に蓄積し、前記Ｎ個の間引きゲート回路
から順次画素情報を読み込み、前記ワークメモリに格納
する事と、 前記ワークメモリの画素情報を画素単位で９０度単位の
任意の角度で回転させる時に前記ＣＰＵが前記画像情報
をＫ画素×Ｌ列の画素情報群に分割し各画素情報群の各
列の画素情報を順次前記Ｌ個の画像情報ラッチ回路に出
力し、前記Ｋ個の回転ゲート回路から順次読み出した後
に前記画像情報を分割した画像情報群を一要素として９
０度単位の所定の角度で回転したブロックに書き込むこ
とを特徴とする画像情報処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140748A JPH0433178A (ja) | 1990-05-30 | 1990-05-30 | 画像情報処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140748A JPH0433178A (ja) | 1990-05-30 | 1990-05-30 | 画像情報処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433178A true JPH0433178A (ja) | 1992-02-04 |
Family
ID=15275818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2140748A Pending JPH0433178A (ja) | 1990-05-30 | 1990-05-30 | 画像情報処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4908467A (en) * | 1983-03-28 | 1990-03-13 | Ciba-Geigy Corporation | Certain fluoroalkylphenylsulfonamides |
-
1990
- 1990-05-30 JP JP2140748A patent/JPH0433178A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4908467A (en) * | 1983-03-28 | 1990-03-13 | Ciba-Geigy Corporation | Certain fluoroalkylphenylsulfonamides |
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