JPH0759035B2 - 画像縮小処理器 - Google Patents
画像縮小処理器Info
- Publication number
- JPH0759035B2 JPH0759035B2 JP63134388A JP13438888A JPH0759035B2 JP H0759035 B2 JPH0759035 B2 JP H0759035B2 JP 63134388 A JP63134388 A JP 63134388A JP 13438888 A JP13438888 A JP 13438888A JP H0759035 B2 JPH0759035 B2 JP H0759035B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- pixel
- circuit
- image information
- reduction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000003786 synthesis reaction Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 2
- 238000012856 packing Methods 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 238000001308 synthesis method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000011946 reduction process Methods 0.000 description 2
Landscapes
- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力した画像情報を０か１かの２値レベルに
量子化した電気信号として取り扱う画像編集装置や電子
ファイリング装置等に関し、特に入力画像情報について
任意率縮小処理を伴う画素合成処理を行う画像縮小処理
器に関するものである。
量子化した電気信号として取り扱う画像編集装置や電子
ファイリング装置等に関し、特に入力画像情報について
任意率縮小処理を伴う画素合成処理を行う画像縮小処理
器に関するものである。
従来、この種の画像縮小処理器における任意率の画像縮
小処理としては、縮小処理後に各画素の位置をソフトウ
ェアで算出し、さらに、その周辺画素を抽出して画素合
成を行うものや、ハードウェアを用いるものでは、画像
中の各画素について間引くか残すかが指示された縮小率
と1:1に対応した縮小ビット指示列と入力画像とをシリ
アルに参照しながら、縮小処理後の画素を合成するため
の周辺画素の縮小および画素合成処理を行うものがあっ
た。
小処理としては、縮小処理後に各画素の位置をソフトウ
ェアで算出し、さらに、その周辺画素を抽出して画素合
成を行うものや、ハードウェアを用いるものでは、画像
中の各画素について間引くか残すかが指示された縮小率
と1:1に対応した縮小ビット指示列と入力画像とをシリ
アルに参照しながら、縮小処理後の画素を合成するため
の周辺画素の縮小および画素合成処理を行うものがあっ
た。
しかしながら、このような従来の画像縮小処理は、いず
れも、ある一定量の入力画像を取り込んで画像縮小処理
を行った後に、さらに、周辺画素の抽出および画素合成
を行っているため、縮小処理に要する時間が長くなり、
処理が遅くなるという課題を有していた。
れも、ある一定量の入力画像を取り込んで画像縮小処理
を行った後に、さらに、周辺画素の抽出および画素合成
を行っているため、縮小処理に要する時間が長くなり、
処理が遅くなるという課題を有していた。
本発明はこのような課題を解決するためになされたもの
で、画像入力部からの画像情報を１ライン分蓄積するラ
インメモリと、画像入力部から出力された画像情報とラ
インメモリから出力された画像情報について画素合成を
行いパラレルデータとして出力する画素合成回路と、縮
小ビット指示列を発生する回路と、画素合成回路からの
画像情報中の各画素を縮小ビット指示列に従って縮小画
像情報に変換しこれを有効ビットを所定位置に詰めたパ
ラレルデータとして出力する画像縮小回路と、この縮小
画像情報中の有効ビットを縮小ビット指示列に基づいて
検出する有効ビットカウンタと、画像縮小回路から出力
された縮小画像情報を有効ビットカウンタの検出結果に
基づいてワードパックしてパラレルデータとして出力す
るワードパック回路とを備えたものである。
で、画像入力部からの画像情報を１ライン分蓄積するラ
インメモリと、画像入力部から出力された画像情報とラ
インメモリから出力された画像情報について画素合成を
行いパラレルデータとして出力する画素合成回路と、縮
小ビット指示列を発生する回路と、画素合成回路からの
画像情報中の各画素を縮小ビット指示列に従って縮小画
像情報に変換しこれを有効ビットを所定位置に詰めたパ
ラレルデータとして出力する画像縮小回路と、この縮小
画像情報中の有効ビットを縮小ビット指示列に基づいて
検出する有効ビットカウンタと、画像縮小回路から出力
された縮小画像情報を有効ビットカウンタの検出結果に
基づいてワードパックしてパラレルデータとして出力す
るワードパック回路とを備えたものである。
入力された画像情報は、画素合成処理，縮小処理および
ワードパック処理とが各入力画像ライン毎にパレルに処
理される。
ワードパック処理とが各入力画像ライン毎にパレルに処
理される。
次に本発明について図面を参照して以下に説明する。
第１図は本発明の一実施例による画像縮小処理器の回路
構成を表すブロック図である。
構成を表すブロック図である。
本実施例では、１つのラインメモリを有し、４点論理合
成法による画素合成と画像縮小処理を行う場合について
説明するが、この説明に先立って、まず、４点論理合成
法について第２図を用いて説明する。
成法による画素合成と画像縮小処理を行う場合について
説明するが、この説明に先立って、まず、４点論理合成
法について第２図を用いて説明する。
同図において、○は縮小処理前の画素位置、実線で示さ
れる格子は縮小処理前の格子を示し、また、△は縮小処
理後の理論的な画素位置、点線で示される格子は縮小処
理後の格子を示す。
れる格子は縮小処理前の格子を示し、また、△は縮小処
理後の理論的な画素位置、点線で示される格子は縮小処
理後の格子を示す。
ここで、縮小処理後の画素Ｎが２値レベルのうちの０で
あるか１であるかを画素の色により決定する場合、画素
Ｎを囲む４点、即ち、a0,a1,b0,b1を参照して決定する
方法が４点論理合成法である。この場合の決定法として
は、例えば、次のような方法が挙げられる。
あるか１であるかを画素の色により決定する場合、画素
Ｎを囲む４点、即ち、a0,a1,b0,b1を参照して決定する
方法が４点論理合成法である。この場合の決定法として
は、例えば、次のような方法が挙げられる。
最隣接点法:N＝b0 ４点AND法:N＝a0・a1・b0・b1 ４点OR法:N＝a0＋a1＋b0＋b1 多数決法I:N＝a0・a1・b0 ＋a1・b0・b1 ＋b0・b1・a0 ＋b1・a0・a1 多数決法II:N＝（a0＋a1＋b0） ・（a1＋b0＋b1） ・（b0＋b1＋ab0） ・（b1＋a0＋a1） 上記各列の式において、左辺の画素Ｎの色は、右辺の演
算結果により求められた位置の画素の色となることを表
している。また、上記のにおいては、近似的にＮ＝a0
に固定とする方法も有り、また、は、a0,a1,b0,b1の
うち画素の色が白のものが2,3,4個存在した場合には画
素Ｎを白（論理値０）とすることを表し、また、は、
a0,a1,b0,b1のうち画素の色が黒のものが2,3,4個存在し
た場合には画素Ｎを黒（論理値１）とすることを表す。
算結果により求められた位置の画素の色となることを表
している。また、上記のにおいては、近似的にＮ＝a0
に固定とする方法も有り、また、は、a0,a1,b0,b1の
うち画素の色が白のものが2,3,4個存在した場合には画
素Ｎを白（論理値０）とすることを表し、また、は、
a0,a1,b0,b1のうち画素の色が黒のものが2,3,4個存在し
た場合には画素Ｎを黒（論理値１）とすることを表す。
第ｎ番目のラインと第（ｎ＋１）番目のラインとの２ラ
イン分の画像を入力し、上記の４点論理合成法による画
素合成を行うのが第１図の画素合成回路２である。
イン分の画像を入力し、上記の４点論理合成法による画
素合成を行うのが第１図の画素合成回路２である。
第１図において、画像入力部１はＷビットの画像情報を
パラレルに入力し、入力された画像はラインメモリ６に
蓄積される。いま、第ｎ番目のラインがラインメモリ６
に蓄積されたとする。制御部８はラインメモリ６に蓄積
されるデータ量を監視し、そのレングスが画像の１ライ
ン分に達した時に画素合成回路２および縮小ビット指示
列を発生するジェネレータ５に起動をかける。
パラレルに入力し、入力された画像はラインメモリ６に
蓄積される。いま、第ｎ番目のラインがラインメモリ６
に蓄積されたとする。制御部８はラインメモリ６に蓄積
されるデータ量を監視し、そのレングスが画像の１ライ
ン分に達した時に画素合成回路２および縮小ビット指示
列を発生するジェネレータ５に起動をかける。
この後、入力される画像、即ち、第（ｎ＋１）番目のラ
インに相当する画像は、ラインメモリ６および画素合成
回路２の双方へ供給される。この第（ｎ＋１）番目のラ
インの入力と同期し、画素合成回路２は、第ｎ番目のラ
インをラインメモリ６から読み出す。画素合成回路２は
これら第ｎ番目のライン，第（ｎ＋１）番目のラインの
画像（ともにＷビットパラレル）を４点論理合成法によ
りパラレルに合成し、この結果をＷビットパラレルに画
像縮小回路３へ出力する。
インに相当する画像は、ラインメモリ６および画素合成
回路２の双方へ供給される。この第（ｎ＋１）番目のラ
インの入力と同期し、画素合成回路２は、第ｎ番目のラ
インをラインメモリ６から読み出す。画素合成回路２は
これら第ｎ番目のライン，第（ｎ＋１）番目のラインの
画像（ともにＷビットパラレル）を４点論理合成法によ
りパラレルに合成し、この結果をＷビットパラレルに画
像縮小回路３へ出力する。
画像縮小回路３は、４点論理合成されたＷビットパラレ
ルな画像を画素合成回路２から入力し、これと同時に、
ジェネレータ５から縮小率と1:1に対応する縮小ビット
指示列を入力する。そして、画像中の画素を間引くか，
残すかがそれぞれ０と１とで指示された縮小ビット指示
列に従い、画素合成回路２からのＷビットパラレル画像
の各画素を間引き、この結果を所定位置であるLSB詰め
にし、Ｗビットパラレルなデータとしてワードパック回
路４へ出力する。
ルな画像を画素合成回路２から入力し、これと同時に、
ジェネレータ５から縮小率と1:1に対応する縮小ビット
指示列を入力する。そして、画像中の画素を間引くか，
残すかがそれぞれ０と１とで指示された縮小ビット指示
列に従い、画素合成回路２からのＷビットパラレル画像
の各画素を間引き、この結果を所定位置であるLSB詰め
にし、Ｗビットパラレルなデータとしてワードパック回
路４へ出力する。
ジェネレータ５から出力されたＷビットパラレルな縮小
ビット指示列は、画像縮小回路３に入力されるのと同時
に有効なビットカウンタ７にも入力される。有効ビット
カウンタ７は、縮小ビット指示列中の１の個数、即ち、
画像縮小回路３から出力され画像中、LSB側から何ビッ
トが有効であるかを検出し、ワードパック回路４へ通知
する。ワードパック回路４はバレルシフタを内蔵してお
り、画像縮小回路３から画像入力と、有効ビットカウン
タ７からの有効ビット数を示す入力とにより、画像を出
力データビット幅にパックし、その結果を出力する。
ビット指示列は、画像縮小回路３に入力されるのと同時
に有効なビットカウンタ７にも入力される。有効ビット
カウンタ７は、縮小ビット指示列中の１の個数、即ち、
画像縮小回路３から出力され画像中、LSB側から何ビッ
トが有効であるかを検出し、ワードパック回路４へ通知
する。ワードパック回路４はバレルシフタを内蔵してお
り、画像縮小回路３から画像入力と、有効ビットカウン
タ７からの有効ビット数を示す入力とにより、画像を出
力データビット幅にパックし、その結果を出力する。
以上により、第ｎ番目のライン，第（ｎ＋１）番目のラ
インを用いた４点論理による画素合成と、縮小ビット指
示列による画像縮小処理とをパラレルに実行することが
出来る。また、画素合成回路２と画像縮小回路３および
ワードパック回路４はそれぞれ独立しており、かつ、パ
ラレル処理が可能であるため、処理を画素合成，縮小，
ワードパックの３つに分解し、これらをパイプライン的
に実行させ、処理の高速化を実現させている。
インを用いた４点論理による画素合成と、縮小ビット指
示列による画像縮小処理とをパラレルに実行することが
出来る。また、画素合成回路２と画像縮小回路３および
ワードパック回路４はそれぞれ独立しており、かつ、パ
ラレル処理が可能であるため、処理を画素合成，縮小，
ワードパックの３つに分解し、これらをパイプライン的
に実行させ、処理の高速化を実現させている。
さらに、第ｎ番目のラインと第（ｎ＋１）番目のライン
の処理を行った際、第（ｎ＋１）番目のラインは、画像
入力部１から画素合成回路２と同時にラインメモリ６へ
も出力されて蓄積されるため、次のラインの処理として
第（ｎ＋１）番目のラインと第（ｎ＋２）番目のライン
を使用する場合は、第（ｎ＋２）番目のラインのみを入
力すれば良いこととなる。
の処理を行った際、第（ｎ＋１）番目のラインは、画像
入力部１から画素合成回路２と同時にラインメモリ６へ
も出力されて蓄積されるため、次のラインの処理として
第（ｎ＋１）番目のラインと第（ｎ＋２）番目のライン
を使用する場合は、第（ｎ＋２）番目のラインのみを入
力すれば良いこととなる。
〔発明の効果〕 以上説明したように本発明は、パラレルデータとして入
力した画像情報について画素合成を行いパラレルデータ
として出力する画素合成回路と、画像入力部からの画像
情報を記憶するラインメモリと、縮小ビット指示列を発
生する回路と、画素合成回路からの画像情報中の各画素
を縮小ビット指示列に従って縮小画像情報に変換しこれ
をパラレルデータとして出力する画像縮小処理回路と、
この縮小画像情報をワードパックしてパラレルデータと
して出力するワードパック回路とを備えたことにより、
入力された画像情報は、画素合成処理，縮小処理および
ワードパック処理とが各入力画像ライン毎にパラレルに
処理される。
力した画像情報について画素合成を行いパラレルデータ
として出力する画素合成回路と、画像入力部からの画像
情報を記憶するラインメモリと、縮小ビット指示列を発
生する回路と、画素合成回路からの画像情報中の各画素
を縮小ビット指示列に従って縮小画像情報に変換しこれ
をパラレルデータとして出力する画像縮小処理回路と、
この縮小画像情報をワードパックしてパラレルデータと
して出力するワードパック回路とを備えたことにより、
入力された画像情報は、画素合成処理，縮小処理および
ワードパック処理とが各入力画像ライン毎にパラレルに
処理される。
このため、画像縮小処理の処理時間は短縮化されるとい
う効果を有する。
う効果を有する。
第１図は本発明の一実施例の回路構成を表すブロック
図、第２図は４点論理合成法を説明するための各画素の
位置を示す図である。 １……画像入力部、２……画素合成回路、３……画像縮
小回路、４……ワードパック回路、５……ジェネレー
タ、６……ラインメモリ、７……有効ビットカウンタ、
８……制御部。
図、第２図は４点論理合成法を説明するための各画素の
位置を示す図である。 １……画像入力部、２……画素合成回路、３……画像縮
小回路、４……ワードパック回路、５……ジェネレー
タ、６……ラインメモリ、７……有効ビットカウンタ、
８……制御部。
Claims (1)
- 【請求項１】１または複数ラインの画像をパラレルデー
タとして入力する画像入力部と、この画像入力部に接続
され１ライン分の画像情報を蓄積する１つまたは複数の
ラインメモリと、前記画像入力部とラインメモリに接続
され、画像入力部から出力された画像情報とラインメモ
リから出力された遅延された画像情報について所定の論
理に従って画素合成を行いパラレルデータとして出力す
る画素合成回路と、入力した画像情報中の各画素を縮小
率に従った２値レベルに対応させる縮小ビット指示列を
発生する回路と、前記画素合成回路からの画像情報およ
びこの縮小ビット指示列を入力しこの画像情報中の各画
素を縮小ビット指示列に従って間引き、有効ビットを所
定位置に詰めたパラレルデータとして出力する画像縮小
回路と、この画像縮小回路から出力された画像情報中の
有効ビットを前記縮小ビット指示列に基づいて検出する
有効ビットカウンタと、前記画像縮小回路から出力され
た縮小画像情報を前記有効ビットカウンタの検出結果に
基づいて予め定められたビット幅にワードパックしてパ
ラレルデータとして出力するワードパック回路とを備え
た画像縮小処理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134388A JPH0759035B2 (ja) | 1988-06-02 | 1988-06-02 | 画像縮小処理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134388A JPH0759035B2 (ja) | 1988-06-02 | 1988-06-02 | 画像縮小処理器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305662A JPH01305662A (ja) | 1989-12-08 |
| JPH0759035B2 true JPH0759035B2 (ja) | 1995-06-21 |
Family
ID=15127234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134388A Expired - Lifetime JPH0759035B2 (ja) | 1988-06-02 | 1988-06-02 | 画像縮小処理器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759035B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10315442A1 (de) * | 2003-04-03 | 2004-11-11 | Bts Media Solutions Gmbh | Verfahren und Schaltung zur Skalierung von Rasterbildern |
| JP5440129B2 (ja) * | 2009-11-27 | 2014-03-12 | 富士ゼロックス株式会社 | 画像処理装置、画像形成装置、及び画像処理プログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173854A (ja) * | 1986-01-27 | 1987-07-30 | Ricoh Co Ltd | 密度変換回路 |
| JPS62278680A (ja) * | 1986-05-27 | 1987-12-03 | Hitachi Ltd | イメ−ジ情報出力装置 |
-
1988
- 1988-06-02 JP JP63134388A patent/JPH0759035B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01305662A (ja) | 1989-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0759035B2 (ja) | 画像縮小処理器 | |
| TW374885B (en) | The arithmetic unit | |
| JPS63285682A (ja) | 電子イメージ処理方法及び回路 | |
| US5386521A (en) | Instruction prefetching circuit with a next physical address precalculating circuit | |
| JP2709356B2 (ja) | 画像処理方法 | |
| JPS6260755B2 (ja) | ||
| JPS616771A (ja) | 画像信号処理装置 | |
| JP3357243B2 (ja) | 画像処理装置における設定データ変更装置 | |
| JP3270659B2 (ja) | 演算回路および演算方法 | |
| JP2713313B2 (ja) | 画像処理方法および装置 | |
| JPH01295568A (ja) | 画素合成処理器 | |
| JP2567695B2 (ja) | 画像データの拡大・縮小回路 | |
| JPS6362083A (ja) | 射影デ−タ生成方式 | |
| JPS60235274A (ja) | 画像信号処理装置 | |
| KR930000997B1 (ko) | 화상 배열 처리장치 | |
| KR960036762A (ko) | 컬러 그래픽 병렬처리를 위한 아핀변환 장치 | |
| JP2989193B2 (ja) | 画像メモリインターリーブ入出力回路 | |
| JPH03210673A (ja) | 画像処理システム | |
| JPS6167178A (ja) | 画像信号処理装置 | |
| JP2588042B2 (ja) | データ処理回路 | |
| JP2624738B2 (ja) | 丸め処理方式 | |
| JP2836324B2 (ja) | 画像データの間引き方法 | |
| US5550648A (en) | System for filling outlines by addition and subtraction according to start and end positions of the outlines | |
| JP3189552B2 (ja) | 演算装置 | |
| JPH05307598A (ja) | 画像処理装置 |