JPH06259251A - 間引きレジスタ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ハードウェアで間引き処理を実現
し、同処理能力を向上させることでシステム全体から見
た制御部の処理能力を向上させることを目的とする。 【構成】 ハードウェアで、制御部１０１から書き込み
可能なレジスタであるマスクレジスタ１０４、及びデー
タレジスタ１０３と制御部１０１から間引き結果が読み
出し可能な間引きデータレジスタ１０８、及びビットシ
フト回路、間引きデータレジスタリードサイクル制御回
路を設けることで、間引き処理における制御部の一連の
処理としては、マスクレジスタ１０４へのマスクデータ
セット、データレジスタ１０３への原画データのセッ
ト、及び間引きレジスタ７０７からの間引きデータの読
み出しとなり、制御部の間引き処理が大幅に軽減され、
システム全体から見た制御部の処理能力が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ等
を使用したシステムに応用される画像データ等の間引き
処理を行う間引きレジスタ制御回路に関するものであ
る。

【０００２】

【従来の技術】図７に従来の８ビット長のデータの間引
き処理のフローチャートを示し、図８に図７に従った従
来のデータ間引き処理動作説明図を示す。従来、データ
間引きはソフトウェアで、マイクロプロセッサ等の中央
制御部（以下制御部と略す）の内部に具備されたレジス
タとデータシフト命令を使うことで実現している。

【０００３】図８において７０１は８ビット長の原画デ
ータがセットされるデータレジスタであり、７０２はデ
ータレジスタ７０１にセットされる原画データのビット
ごとに対応して、間引きするか否かを設定するマスクレ
ジスタである。なおマスクレジスタ７０２への設定は間
引く場合に“０”（ノンマスク）をセットし、データを
残す場合は“１”（マスク）をセットすることとする。

【０００４】次に７０３はマスクレジスタ７０２へセッ
トされたマスクデータにより、データレジスタ７０１に
セットされた８ビットの原画データが単純間引きされた
結果を格納する単純間引きレジスタであり、７０４は単
純間引きレジスタ７０３のデータビット２をデータビッ
ト０までシフトしたシフトビットであり、７０５は単純
間引きレジスタ７０３のデータビット４をデータビット
１までシフトしたシフトビットであり、７０６は単純間
引きレジスタ７０３のデータビット６をデータビット２
までシフトしたシフトビットであり、７０７はシフトビ
ット７０４、シフトビット７０５、及びシフトビット７
０６を和算し、その結果を間引きデータとして格納する
間引きレジスタである。

【０００５】以下、制御部による従来の間引き処理を図
７，図８を用いて説明する。まず制御部によりデータレ
ジスタ７０１に間引き対象の原画データＢＡ（Ｈ）をセ
ットする。次に制御部よりマスクレジスタ７０２へデー
タレジスタ７０１にセットされた各データビットに対応
し、データビットを残す場合にはマスク値“１”をセッ
ト、データビットを間引く場合はノンマスク値“０”を
セットするという規則に基づき、５４（Ｈ）をセットす
る。

【０００６】次に制御部からマスクレジスタ７０２に５
４（Ｈ）がセットされるとデータレジスタ７０１にセッ
トされている原画データのビットと比較し、規則に基づ
き単純間引き結果を単純間引きレジスタ７０３に格納す
る。

【０００７】次に単純間引きされたデータのみを下位ビ
ット方向に詰め込むため制御部はまず単純間引きレジス
タ７０３のデータビット２に格納されているデータビッ
トをデータビット０へ２ビットシフトさせ（ビットシフ
ト処理１）、次に単純間引きレジスタ７０３のデータビ
ット４に格納されているデータをデータビット１へ３ビ
ットシフトさせ（ビットシフト処理２）、次に単純間引
きレジスタ７０３のビット位置６に格納されているデー
タをデータビット２へ４ビットシフトさせ（ビットシフ
ト処理３）、それぞれシフトビット７０４、シフトビッ
ト７０５、シフトビット７０６を形成し、シフトビット
７０４，７０５，７０６を和算して、和算結果を間引き
レジスタ７０７にセットして、一連の間引き処理を完了
する。

【０００８】以上がデータ間引き処理における従来例で
ある。

【０００９】

【発明が解決しようとする課題】しかしながら上記の従
来の間引き処理方法では、データバス長が１６ビット、
３２ビットと長くなったり、マスクレジスタ７０２に設
定されるマスクビット数が増加した場合、ビットシフト
処理数、シフトビット数が増加するため、間引き処理時
間が多くの時間を費やすことになり、システム全体から
見た制御部の処理能力が格段に低下するという問題点を
有していた。

【００１０】本発明は、上記従来の問題点を解消するも
ので、ハードウェアで間引き処理を実現し、同処理能力
を向上させることでシステム全体から見た制御部の処理
能力を向上させることを目的とする。

【００１１】

【課題を解決するための手段】課題解決のため、制御部
から書き込み可能なレジスタであるマスクレジスタ、及
びデータレジスタと制御部から間引き結果が読み出し可
能な間引きデータレジスタ、及びビットシフト回路、間
引きデータレジスタリードサイクル制御回路を設けるこ
とで、間引き処理における制御部の一連の処理として
は、マスクレジスタへのマスクデータセット、データレ
ジスタへの原画データのセット、及び間引きレジスタか
らの間引きデータの読み出しとなる。

【００１２】

【作用】上記手段を用いることで、従来例における課題
発生要因ビットシフト処理数、シフトビット数に関わり
なく、一定の処理時間でかつ制御部から簡単に間引き処
理を実現することができるので、制御部の間引き処理が
大幅に軽減され、システム全体から見た制御部の処理能
力が向上する。

【００１３】

【実施例】図１に本発明の間引きレジスタ制御回路のブ
ロック図を示す。

【００１４】図１において１０１はマイクロプロセッサ
等の中央制御部（以下、制御部と略す）であり、１０２
は本発明の構成においてマスタクロックを発生するクロ
ック部であり、１０３は制御部１０１より画像等のパラ
レルデータ（以下データと略す）の間引き処理を行うた
め、制御部１０１からデータを書き込むデータレジスタ
であり、１０４はデータレジスタ１０３に書き込まれた
データのビット（以下データビットとする）ごとに対応
して、データビットをマスクするか、間引きするか否か
を決定するマスクデータの各ビットを制御部１０１より
パラレルでセットするための間引きマスクレジスタ（以
下マスクレジスタと略す）であり、１０５は制御部１０
１からデータレジスタ１０３へパラレルに書き込まれた
データをシリアルデータに変換する第１Ｐ／Ｓ部であ
り、１０６は制御部１０１からマスクレジスタ１０４に
書き込まれたマスクデータをシリアルマスクデータに変
換する第２Ｐ／Ｓ部であり、１０７は第１Ｐ／Ｓ部１０
５から出力されるシルアルデータからシリアルマスクデ
ータをもとにマスクされるデータのみを取り出し、間引
きパラレルデータに変換するＳ／Ｐ部であり、１０８は
Ｓ／Ｐ部１０７より出力された間引きパラレルデータを
制御部１０１から直接読み出すことができるように構成
された間引きデータレジスタであり、１０９は第１Ｐ／
Ｓ部１０５及び第２Ｐ／Ｓ部１０６におけるパラレル／
シリアル変換の起動タイミング１、及びＳ／Ｐ部１０７
におけるシリアル／パラレル変換の起動タイミング２の
発生と制御部１０１から間引きデータレジスタ１０８を
読み出す際、読み出しサイクル長の制御を行う間引きコ
ントロール部であり、１１０は第２Ｐ／Ｓ部１０６から
出力されるシリアルマスクデータとクロック部１０２か
ら出力されるマスタクロックと間引きコントロール部１
０９から出力される起動タイミング２を取り込んでＳ／
Ｐ部１０７用タイミングクロックを生成するＳ／Ｐクロ
ック部である。

【００１５】また１１１はクロック１信号線、１１２は
クロック２信号線、１１３はデータレジスタライト信号
線、１１４はマスクレジスタライト信号線、１１５は間
引きデータレジスタリード信号線である。

【００１６】また１１６はサイクル制御信号線、１１７
は起動タイミング１信号線、１１８は起動タイミング２
信号線、１１９はパラレルデータ信号線、１２０はパラ
レルマスクデータ信号線、１２１はシリアルデータ信号
線、１２２はシリアルマスクデータ信号線、１２３はＳ
／Ｐタイミングクロック信号線、１２４は間引きパラレ
ルデータ信号線であり、１２５は８ビット幅のデータバ
ス信号線である。

【００１７】図２は本実施例における間引きのフローチ
ャートを示すもので、まず、マスクレジスタ１０４にマ
スクビットをセット（ステップＡ）し、ステップＢ，Ｃ
においてデータレジスタ１０３へ原画データをセット
し、間引きデータレジスタ１０８から読み出す。

【００１８】次に図３に図１の間引きレジスタ回路ブロ
ック動作を説明するタイミングチャートを示し（表１）
にＳ／Ｐクロック部１１０における入出力真理値表を示
し、図４に制御部１０１からデータレジスタ１０３、マ
スクレジスタ１０４へのセット条件及び同セット条件に
基づき間引き結果が格納される間引きデータレジスタ１
０８の状態を示し、図５，図６にＳ／Ｐ部１０７の動作
説明図を示す。

【００１９】

【表１】

【００２０】図３において１１１ａはクロック１信号線
１１１上にクロック部１０２より出力され間引きコント
ロール部１０９、Ｓ／Ｐクロック部１１０、第１Ｐ／Ｓ
部１０５、及び第２Ｐ／Ｓ部１０６に供給されるクロッ
ク１信号であり、１１２ａはクロック１信号１１１ａに
同期し、かつクロック１信号１１１ａの１／２クロック
であるクロック２信号であり、１１３ａは制御部１０１
からデータレジスタ１０３に画像等の原画データをセッ
トする際に必要なデータレジスタライト信号であり、１
１４ａは制御部１０１からマスクレジスタ１０４にマス
クデータをセットする際に必要なマスクレジスタライト
信号であり、１１５ａは制御部１０１から間引きデータ
レジスタ１０８を読み出す際に必要な間引きデータレジ
スタリード信号であり、１１６ａは制御部１０１から間
引きデータレジスタ１０８の読み出しサイクル長を制御
するサイクル制御信号であり、１１７ａは第１Ｐ／Ｓ部
１０５、第２Ｐ／Ｓ部１０６におけるパラレル／シリア
ル変換開始タイミングを決定する起動タイミング１信号
であり、１１８ａはＳ／Ｐ部１０７におけるシリアル／
パラレル変換開始タイミングを決定するため、間引きコ
ントロール部１０９から起動タイミング２信号線１１８
を介してＳ／Ｐクロック部１１０へ供給される起動タイ
ミング２信号であり、１１９ａは制御部１０１からデー
タレジスタ１０３に書き込む際、データレジスタ１０３
でラッチされた結果がデータレジスタ１０３より８ビッ
ト幅で出力されるパラレルデータ信号であり、１２０ａ
は制御部１０１からマスクレジスタ１０４に書き込む
際、マスクレジスタ１０４でラッチされた結果がマスク
レジスタ１０４より８ビット幅で出力されるパラレルマ
スクデータ信号であり、１２１ａはクロック１信号１１
１ａと起動タイミング１信号１１７ａに従い、第１Ｐ／
Ｓ部１０５でパラレルデータ信号１１９ａをシリアル変
換した出力結果であるシリアルデータ信号であり、１２
２ａはクロック１信号１１１ａと起動タイミング１信号
１１７ａに従い、第２Ｐ／Ｓ部１０６でパラレルマスク
データ信号１２０ａをシリアル変換した出力結果である
シリアルマスクデータ信号であり、１２５ａは８ビット
のデータバスである。

【００２１】また１２３ａは（表１）の真理値表に基づ
きＳ／Ｐ部１０７用タイミングとしてＳ／Ｐクロック部
１１０から出力するＳ／Ｐタイミングクロック信号であ
り、１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４
ｅ，１２４ｆ，１２４ｇ，１２４ｈはＳ／Ｐタイミング
クロック信号１２３ａに従い、Ｓ／Ｐ部１０７でシリア
ルデータ信号１２１ａをパラレル交換した出力結果であ
る、間引きパラレルデータビット０信号、間引きパラレ
ルデータビット１信号、間引きデータビット２信号、間
引きパラレルデータビット３信号、間引きパラレルデー
タビット４信号、間引きパラレルデータビット５信号、
間引きパラレルデータビット６信号、間引きパラレルデ
ータビット７信号である。

【００２２】また１３０ａは制御部１０１からマスクレ
ジスタ１０４へのマスクデータの書き込み期間を示すマ
スクレジスタライトサイクルであり、１３１ａは制御部
１０１からデータレジスタ１０３へのデータの書き込み
期間を示すデータレジスタライトサイクルであり、１３
２ａは制御部１０１から間引きデータレジスタ１０８へ
の読み出し期間及び間引き処理期間を示す間引きデータ
レジスタリード及び間引き処理サイクルである。

【００２３】次に図４において４０１は本実施例におけ
る制御部１０１から８ビット幅でマスクレジスタ１０４
へセットされるマスクレジスタ設定値（５４（Ｈ））を
示し、４０２は本実施例における制御部１０１から８ビ
ット幅でデータレジスタ１０３へセットされるデータレ
ジスタ設定値（ＥＥ（Ｈ））を示し、４０３は本実施例
により間引きデータレジスタ１０８にセットされる間引
きデータ値（０５（Ｈ））を示す。また図５の８０１は
Ｓ／Ｐ部１０７の入出力信号図を示し、図６の８０２は
Ｓ／Ｐ部１０７における入出力真理値表を示し、８０３
は間引きパラレルデータ信号線１２４に出力される間引
きパラレルデータである。

【００２４】以下、図１〜図６に従い、データバス信号
線１２５のバス幅は８ビットとして、本発明の間引きレ
ジスタ制御回路の一実施例を説明する。

【００２５】まずマスクレジスタライトサイクル１３０
ａにおいて制御部１０１からマスクレジスタ１０４へデ
ータバス信号線１２５を介してマスクデータ５４（Ｈ）
が、マスクレジスタライト信号線１１４を介してマスク
レジスタライト信号１１４ａ（アクティブ ロー）が第
１のクロック２信号１１２ａの立ち下がりでアクティブ
になる。

【００２６】次に、制御部１０１では第２のクロック２
信号１１２ａの立ち下がりで間引きコントロール部１０
９から出力されるサイクル制御信号１１６ａのハイレベ
ルをサンプルし、第３のクロック２信号１１２ａの周期
でマスクレジスタライトサイクル１３０ａを終了するこ
とを認知する。

【００２７】次に第３のクロック２信号１１２ａの立ち
下がりでマスクレジスタライト信号１１４ａ（アクティ
ブ ロー）をインアクティブにして（ローからハイに立
ち上げて）、マスクレジスタライト信号１１４ａの立ち
上がりエッジにより、マスクデータ５４（Ｈ）をラッチ
し、第３クロック２信号１１２ａの周期で制御部１０１
からのマスクデータの出力を終息させることで、マスク
レジスタライトサイクル１３０ａが終了し、マスクレジ
スタ１０４にはマスクレジスタ設定値４０１がセットさ
れる。

【００２８】次にデータレジスタライトサイクル１３１
ａにおいて制御部１０１からデータレジスタ１０３へデ
ータバス信号線１２５を介してデータＥＥ（Ｈ）が、デ
ータレジスタライト信号線１１３を介してデータレジス
タライト信号１１３ａ（アクティブ ロー）が第１クロ
ック２信号１１２ａの立ち下がりでアクティブになる。

【００２９】次に、制御部１０１では第２クロック２信
号１１２ａの立ち下がりで間引きコントロール部１０９
から出力されるサイクル制御信号１１６ａのハイレベル
をサンプルし、第３クロック２信号１１２ａの周期でデ
ータレジスタライトサイクル１３１ａを終了することを
認知する。

【００３０】次に第３クロック２信号１１２ａの立ち下
がりでデータレジスタライト信号１１３ａ（アクティブ
ロー）をインアクティブにして（ローからハイに立ち
上げて）、データレジスタライト信号１１３ａの立ち上
がりエッジにより、データＥＥ（Ｈ）をラッチし、第３
クロック２信号１１２ａの周期で制御部１０１からのデ
ータの出力を終息させることで、データレジスタライト
サイクル１３１ａが終了し、データレジスタ１０３には
前記データレジスタ設定値４０２がセットされる。

【００３１】次にデータレジスタライトサイクル１３１
ａに続いてデータの間引き結果を制御部１０１へ取り込
むための制御部１０１から間引きデータレジスタ１０８
の読み出し処理の動作と、マスクレジスタライトサイク
ル１３０ａとデータレジスタライトサイクル１３１ａで
制御部１０１からデータレジスタ１０３、及びマスクレ
ジスタ１０４に書き込まれたセットデータをもとにした
間引き処理の動作説明を間引きデータレジスタリード及
び間引き処理サイクル１３２ａで以下に記述する。

【００３２】第一に間引きデータレジスタリード及び間
引き処理サイクル１３２ａにおいて、間引き処理動作を
説明する。

【００３３】まずパラレルデータ信号線１１９、パラレ
ルマスクデータ信号線１２０にはデータレジスタ１０
３、マスクレジスタ１０４にセットされたデータＥＥ
（Ｈ）、５４（Ｈ）がそのままパラレルデータ信号１１
９ａ、パラレルマスクデータ信号１２０ａとして出力さ
れる。

【００３４】次に間引きコントロール部１０９はデータ
レジスタライト信号１１３ａ（アクティブ ロー）がロ
ーからハイになったことをクロック２信号１１２ａの立
ち下がりで検出し、サイクル制御信号１１６ａ（アクテ
ィブ ハイ；ハイでサイクル終了を制御部１０１に送信
する。ノーマルハイレディ信号で間引き処理中のみロー
レベルに立ち下げる）をハイからローに立ち下げる。

【００３５】次にパラレルデータ信号１１９ａ、パラレ
ルマスクデータ信号１２０ａを第１Ｐ／Ｓ部１０５、第
２Ｐ／Ｓ部１０６でシリアル形式に変換するため、間引
きコントロール部１０９からクロック１信号１１１ａに
同期し、第３クロック１信号１１１ａの立ち下がりから
第４クロック１信号１１１ａの立ち下がりまでローに維
持された起動タイミング１信号１１７ａ（アクティブ
ロー）を第１Ｐ／Ｓ部１０５、第２Ｐ／Ｓ部１０６に入
力する。

【００３６】第１Ｐ／Ｓ部１０５、第２Ｐ／Ｓ部１０６
に起動タイミング１信号１１７ａ（アクティブ ロー）
が入力されると、第１Ｐ／Ｓ部１０５、第２Ｐ／Ｓ部１
０６は第４のクロック１信号１１１ａの立ち下がりで、
パラレルデータ信号１１９ａ、パラレルマスクデータ信
号１２０ａが取り込み、まずマスクレジスタ設定値４０
１、及びデータレジスタ設定値４０２の各ビット７デー
タがシリアルマスクデータ信号線１２２、及びシリアル
データ信号線１２１に出力され、以降マスクレジスタ設
定値４０１、及びデータレジスタ設定値４０２の各ビッ
ト０データまでクロック１信号１１１ａの立ち下がりに
同期したシリアルマスクデータ信号１２２ａ、及びシリ
アルデータ信号１２１ａが順々にそれぞれ第２Ｐ／Ｓ部
１０６、第１Ｐ／Ｓ部１０５から出力される。

【００３７】次に間引き処理するためシリアルデータ信
号１２１ａをＳ／Ｐ部１０７に入力する。一方Ｓ／Ｐク
ロック部１１０では、間引きコントロール部１０９で生
成されるクロック１信号１１１ａの立ち下がりに同期し
た起動タイミング２信号１１８ａ（アクティブ ハイ）
とクロック１信号１１１ａとシリアルマスクデータ信号
１２２ａを入力し、（表１）の真理値に従って、Ｓ／Ｐ
タイミングクロック信号１２３ａを生成しＳ／Ｐ部１０
７に入力する。すなわちシリアルマスクデータ信号１２
２ａが“１”の時のみ、クロックパルスを発生している
のがＳ／Ｐタイミングクロック信号１２３ａである。

【００３８】次にＳ／Ｐ部１０７はシフトレジスタで構
成されており、図５に示すように、シリアルデータ信号
１２１ａ、Ｓ／Ｐタイミングクロック信号１２３ａ、デ
ータレジスタライト信号１１３ａの入力信号条件から間
引きパラレルデータビット０信号１２４ａ、間引きパラ
レルデータビット１信号１２４ｂ、間引きパラレルデー
タビット２信号１２４ｃ、間引きパラレルデータビット
３信号１２４ｄ、間引きパラレルデータビット４信号１
２４ｅ、間引きパラレルデータビット５信号１２４ｆ、
間引きパラレルデータビット６信号１２４ｇ、間引きパ
ラレルデータビット７信号１２４ｈを図６の入出力真理
値表８０２に従い出力し、間引き処理を実現している。

【００３９】まずＳ／Ｐタイミングクロック信号１２３
ａの第１の立ち上がりでシリアルデータ信号１２１ａの
ビット６のデータ（ハイレベルデータ）が、取り込ま
れ、間引きパラレルデータビット０信号１２４ａがロー
からハイへ変化する。

【００４０】次にＳ／Ｐタイミングクロック信号１２３
ａの第２の立ち上がりで間引きパラレルデータビット０
信号１２４ａのハイレベルデータが取り込まれ、間引き
パラレルデータビット１信号１２４ｂがローからハイへ
変化すると同時に、シリアルデータ信号１２１ａのビッ
ト４のデータ（ローレベルデータ）が取り込まれて、間
引きパラレルデータビット０信号１２４ａがハイからロ
ーに変化する。

【００４１】次にＳ／Ｐタイミングクロック信号１２３
ａの第３の立ち上がりで間引きパラレルデータビット１
信号１２４ｂのハイレベルデータが取り込まれ、間引き
パラレルデータビット２信号１２４ｃがローからハイへ
変化し、間引きパラレルデータビット０信号１２４ａの
ローレベルデータが取り込まれ、間引きパラレルデータ
ビット１信号１２４ｂがハイからローへ変化すると同時
にシリアルデータ信号１２１ａのビット２のデータ（ハ
イレベルデータ）が取り込まれて、間引きパラレルデー
タビット０信号１２４ａがローからハイに変化する。以
降Ｓ／Ｐタイミングクロック信号１２３ａが発生しない
ため、間引きパラレルデータ信号線１２４上には、間引
きパラレルデータ８０３に示す間引きデータ（０５
（Ｈ））が保持され、その値（０５（Ｈ））がそのまま
間引きデータレジスタ１０８に間引きデータ値４０３が
セットされ、間引きコントロール部１０９は、サイクル
制御信号１１６ａをローからハイへ変化させることで一
連の間引き処理を終了させる。

【００４２】第二に間引きデータレジスタリード及び間
引き処理サイクル１３２ａにおいて、間引きデータレジ
スタリード動作を説明する。

【００４３】制御部１０１からデータレジスタ１０３へ
の書き込み直後に制御部１０１から間引きデータレジス
タ１０８への読み出し処理が開始されると、制御部１０
１は間引きデータレジスタリード信号１１５ａ（アクテ
ィブ ロー）をクロック２信号１１２ａの立ち下がりで
ローに立ち下げる。

【００４４】しかしながら、通常の読み出しサイクル
（クロック２信号１１２ａの３周期分）では間引きデー
タ値４０３が確定していないため、間引きコントロール
部１０９からのサイクル制御信号１１６ａ（ローで間引
き処理中であることを示す）を制御部１０１においてク
ロック２信号１１２ａの立ち下がりでサンプルし、サン
プル値がローである場合、通常読み出しサイクルを引き
延ばし、サンプル値がハイになった次のクロック２信号
１１２ａ周期まで間引きデータレジスタリード信号１１
５ａ（アクティブ ロー）をローレベルを保持し、前述
した間引き処理により間引きデータレジスタ１０８にセ
ットされた間引きデータ（０５（Ｈ））をクロック２信
号１１２ａの立ち下がりで制御部１０１で読み取って読
み出しサイクルを終了する。

【００４５】

【発明の効果】本発明により前記従来例における課題発
生原因のもととなるビットシフト処理数、シフトビット
数に関わりなく、一定の処理時間でかつ制御部から簡単
に間引き処理を実現することができるので、制御部の間
引き処理が大幅に軽減され、システム全体から見た制御
部の処理能力が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例における間引きレジスタ制御
回路の構成を示すブロック図

【図２】本発明の一実施例における間引き動作の概略を
示すフローチャート

【図３】本発明の一実施例における各信号線上の信号の
タイミングチャート

【図４】本発明の一実施例におけるレジスタセット値の
例を示す図

【図５】本発明の一実施例におけるＳ／Ｐ部の入出力信
号を示す図

【図６】本発明の一実施例におけるＳ／Ｐ部の動作を示
す図

【図７】従来の間引き動作の制御手順を示すフローチャ
ート

【図８】従来の間引き処理動作説明図

【符号の説明】

１０１ 制御部 １０２ クロック部 １０３ データレジスタ １０４ マスクレジスタ １０５ 第１Ｐ／Ｓ部 １０６ 第２Ｐ／Ｓ部 １０７ Ｓ／Ｐ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】制御部と、マスタクロックを発生するクロ
   ック部と前記制御部より画像等のパラレルデータの間引
   き処理を行うため、前記制御部から前記パラレルデータ
   を書き込むデータレジスタと、前記データレジスタに書
   き込まれた前記データのビットごとに対応して、前記デ
   ータビットをマスクするか、間引きするか否かを決定す
   るマスクデータの各ビットを前記制御部よりパラレルで
   セットするためのマスクレジスタと、前記制御部から前
   記データレジスタへパラレルに書き込まれた前記データ
   をシリアルデータに変換する第１Ｐ／Ｓ部と、前記制御
   部から前記マスクレジスタに書き込まれた前記マスクデ
   ータをシリアルマスクデータに変換する第２Ｐ／Ｓ部
   と、前記第１Ｐ／Ｓ部から出力される前記シリアルデー
   タから前記シリアルマスクデータをもとにマスクされる
   データ（以下間引きシリアルデータとする）のみを取り
   出し、間引きパラレルデータに変換するＳ／Ｐ部と、前
   記Ｓ／Ｐ部より出力された前記間引きパラレルデータを
   前記制御部から直接読み出すことができるように構成さ
   れた間引きデータレジスタと、前記第１Ｐ／Ｓ部及び第
   ２Ｐ／Ｓ部におけるパラレル／シリアル変換の第１起動
   タイミング、及び前記Ｓ／Ｐ部におけるシリアル／パラ
   レル変換の第２起動タイミングの発生と前記制御部から
   前記間引きデータレジスタを読み出す際、読み出しサイ
   クル長の制御を行う間引きコントロール部と、前記第２
   Ｐ／Ｓ部から出力されるシリアルマスクデータと前記ク
   ロック部からのマスタクロックと前記第２起動タイミン
   グを取り込んで前記Ｓ／Ｐ部用クロックを生成するＳ／
   Ｐクロック部から構成される装置において、前記間引き
   コントロール部による制御のもと、前記第１Ｐ／Ｓ部、
   前記第２Ｐ／Ｓ部、及び前記Ｓ／Ｐ部における前記デー
   タの間引き処理中の前記制御部から前記間引きデータレ
   ジスタへの読みだしサイクルを前記Ｓ／Ｐ部から出力さ
   れる前記間引きパラレルデータが前記間引きレジスタへ
   完全にセットされるまで、引き延ばすことを特徴とする
   間引きレジスタ制御回路。
2. 【請求項２】前記間引きコントロール部による制御のも
   と、前記第１Ｐ／Ｓ部、前記第２Ｐ／Ｓ部、前記Ｓ／Ｐ
   クロック部、及び前記Ｓ／Ｐ部により、前記マスクデー
   タに従い、前記データからマスクされるべき前記間引き
   パラレルデータをパラレル形式に変換して前記間引きデ
   ータレジスタにセットする際、前記制御部から前記マス
   クレジスタへ任意のビット位置にマスク指定される任意
   のマスクビット数ｎに対し、前記間引きパラレルデータ
   が前記間引きデータレジスタのビット配列におけるｎ−
   １データビット位置から下位方向へ順々に最下位ビット
   まで自動的に詰め込む制御を行う間引きデータシフト回
   路と、前記データレジスタと同一ビット幅の前記マスク
   レジスタを具備することで、前記マスクレジスタへの任
   意のビット位置にマスク指定されるマスクビット指定数
   ｍの数に関わらず一定の時間で間引きを行うことを可能
   にした請求項１記載の間引きレジスタ制御回路。