JPS632386B2 - - Google Patents
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- JPS632386B2 JPS632386B2 JP56048604A JP4860481A JPS632386B2 JP S632386 B2 JPS632386 B2 JP S632386B2 JP 56048604 A JP56048604 A JP 56048604A JP 4860481 A JP4860481 A JP 4860481A JP S632386 B2 JPS632386 B2 JP S632386B2
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- JP
- Japan
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- data
- memory
- point data
- receiver
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- 230000015654 memory Effects 0.000 claims description 61
- 238000013500 data storage Methods 0.000 claims description 13
- 238000012545 processing Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、データ格納装置に関し、特に、衛星
から送られてくる高密度データをリアルタイムで
メモリに記憶し読み出すことを可能にするデータ
格納装置に関する。
から送られてくる高密度データをリアルタイムで
メモリに記憶し読み出すことを可能にするデータ
格納装置に関する。
近年、衛星通信技術が急速に進歩し、衛星から
送られてくるデータを高速に処理する装置の要求
が高まつてきた。衛星から送られてくる高密度デ
ータは、非常に情報量が多くリアルタイムで処理
することは難かしく、従来は、データを一度磁気
テープ装置等にバツフアリングして必要とするデ
ータの一部をそこから読み出して処理していた。
すなわち、従来のこの種のデータ格納装置は、第
１図に示すように、衛星から送られてくる信号を
アンテナ１０を介して受信する受信器１１によつ
て検波し得られた２値データをインタフエース１
２を介して磁気テープ装置１３に格納する装置で
あつた。そして磁気テープ装置１３に格納された
内部情報を計算機１４が読み出しデータの分析あ
るいは適当にデータの処理を行なつていた。従つ
て、従来のデータ格納装置では、磁気テープ装置
が低速であり、かつ、また書き込み動作と読み出
し動作を同時に行なうことができず、処理に時間
がかかり、リアルタイムで処理することができな
かつた。
送られてくるデータを高速に処理する装置の要求
が高まつてきた。衛星から送られてくる高密度デ
ータは、非常に情報量が多くリアルタイムで処理
することは難かしく、従来は、データを一度磁気
テープ装置等にバツフアリングして必要とするデ
ータの一部をそこから読み出して処理していた。
すなわち、従来のこの種のデータ格納装置は、第
１図に示すように、衛星から送られてくる信号を
アンテナ１０を介して受信する受信器１１によつ
て検波し得られた２値データをインタフエース１
２を介して磁気テープ装置１３に格納する装置で
あつた。そして磁気テープ装置１３に格納された
内部情報を計算機１４が読み出しデータの分析あ
るいは適当にデータの処理を行なつていた。従つ
て、従来のデータ格納装置では、磁気テープ装置
が低速であり、かつ、また書き込み動作と読み出
し動作を同時に行なうことができず、処理に時間
がかかり、リアルタイムで処理することができな
かつた。
本発明は、このような従来の欠点を除去し、受
信されたデータの開始点と終点を検知し、それら
の間にある内部情報を分解してメモリに記憶し、
任意の時点で読み出してリアルタイムでデータ処
理を可能とするデータ格納装置を提供するもので
ある。
信されたデータの開始点と終点を検知し、それら
の間にある内部情報を分解してメモリに記憶し、
任意の時点で読み出してリアルタイムでデータ処
理を可能とするデータ格納装置を提供するもので
ある。
本発明は、信号を受信して検波する受信器と、
前記受信器の出力に接続され、前記受信器で検波
された高速２値データを直列に分離して格納する
第１と第２のシフトレジスタの内容と定められた
開始点データと終点データとをそれぞれ比較して
高速受信データの開始点データあるいは、終点デ
ータであるかをそれぞれ判定する比較回路と前記
受信器の出力に接続され出力のパスの選択を行な
うパス切換回路と、前記パス切換回路の少なくと
も２つのパスのそれぞれに接続され、前記２値デ
ータの開始点データと終点データの間にある内部
情報を直列に格納し、並列に読み出す少なくとも
１つのシリアルメモリと、前記シリアルメモリの
出力に接続され前記内部情報を並列に格納し、必
要とする内部情報を任意の時点で並列に読み出し
することを可能にするメモリと、前記受信器と前
記比較回路の出力に接続され、開始点データが検
知されてから終点データが検知されるまで前記内
部情報を前記シフトメモリを介して分割的に前記
メモリ内に記憶するように前記パス切換回路、前
記シフトメモリ、および前記メモリの制御を行な
う制御回路とからなるデータ格納装置を提供す
る。
前記受信器の出力に接続され、前記受信器で検波
された高速２値データを直列に分離して格納する
第１と第２のシフトレジスタの内容と定められた
開始点データと終点データとをそれぞれ比較して
高速受信データの開始点データあるいは、終点デ
ータであるかをそれぞれ判定する比較回路と前記
受信器の出力に接続され出力のパスの選択を行な
うパス切換回路と、前記パス切換回路の少なくと
も２つのパスのそれぞれに接続され、前記２値デ
ータの開始点データと終点データの間にある内部
情報を直列に格納し、並列に読み出す少なくとも
１つのシリアルメモリと、前記シリアルメモリの
出力に接続され前記内部情報を並列に格納し、必
要とする内部情報を任意の時点で並列に読み出し
することを可能にするメモリと、前記受信器と前
記比較回路の出力に接続され、開始点データが検
知されてから終点データが検知されるまで前記内
部情報を前記シフトメモリを介して分割的に前記
メモリ内に記憶するように前記パス切換回路、前
記シフトメモリ、および前記メモリの制御を行な
う制御回路とからなるデータ格納装置を提供す
る。
次に、本発明の一実施例を図面に参照して説明
する。第２図は、本発明のデータ格納装置を示す
ブロツク図である。
する。第２図は、本発明のデータ格納装置を示す
ブロツク図である。
衛星から送られてくる信号は、アンテナ２０を
介して受信器２１で検波され高速な２値データと
して出力２１０に直列にそして連続的に現われ
る。この２値データは前記受信器２０にて抽出さ
れたクロツクに同期しているもので各クロツク周
期間では論理的に“１”または“０”となるデジ
タル信号であり、開始点データ内部情報そして終
点データから成る所定長のフレームに分かれて連
続的に配置された形式になつている。
介して受信器２１で検波され高速な２値データと
して出力２１０に直列にそして連続的に現われ
る。この２値データは前記受信器２０にて抽出さ
れたクロツクに同期しているもので各クロツク周
期間では論理的に“１”または“０”となるデジ
タル信号であり、開始点データ内部情報そして終
点データから成る所定長のフレームに分かれて連
続的に配置された形式になつている。
比較回路２２は前記受信器２１の出力に接続さ
れ、前記受信器２１で検波された高速な前記２値
データを２つのシフトレジスタ２２１Ａ，２２１
Ｂで直列的にそして分離して格納し、それぞれの
レジスタ２２１Ａ，２２１Ｂの内容が予め定めら
れた開始点データの格納レジスタ２２２Ａと終点
データの格納レジスタ２２２Ｂとそれぞれ比較器
２２３Ａおよび２２３Ｂで各ブロツク周期間で比
較される構成になつている。受信された２値デー
タ２１０の開始点はレジスタ２２１Ａと２２２Ａ
との比較２２３Ａで検知され、レジスタ２２１Ａ
と２２２Ａとの内容が一致した時点で出力２２Ａ
に開始点一致信号が出力される。又、受信された
２値データ２１０の終点はレジスタ２２１Ｂと２
２２Ｂとの比較２２３Ｂで検知されレジスタ２２
１Ｂと２２２Ｂとの内容が一致した時点で出力２
２Ｂに終点一致信号が出力される。
れ、前記受信器２１で検波された高速な前記２値
データを２つのシフトレジスタ２２１Ａ，２２１
Ｂで直列的にそして分離して格納し、それぞれの
レジスタ２２１Ａ，２２１Ｂの内容が予め定めら
れた開始点データの格納レジスタ２２２Ａと終点
データの格納レジスタ２２２Ｂとそれぞれ比較器
２２３Ａおよび２２３Ｂで各ブロツク周期間で比
較される構成になつている。受信された２値デー
タ２１０の開始点はレジスタ２２１Ａと２２２Ａ
との比較２２３Ａで検知され、レジスタ２２１Ａ
と２２２Ａとの内容が一致した時点で出力２２Ａ
に開始点一致信号が出力される。又、受信された
２値データ２１０の終点はレジスタ２２１Ｂと２
２２Ｂとの比較２２３Ｂで検知されレジスタ２２
１Ｂと２２２Ｂとの内容が一致した時点で出力２
２Ｂに終点一致信号が出力される。
パス切換回路２３は前記受信器２１の出力に接
続され出力のパスの選択を行なう回路である。
続され出力のパスの選択を行なう回路である。
２つのシリアルメモリ２４Ａ，２４Ｂは、前記
パス切換回路２３の２つの出力パスに接続され、
前記２値データの開始点データと終点データの間
に連続してある内部情報を直列に格納し並列に読
み出す回路である。本実施例では、シリアルメモ
リは２個設置されているがより高速化するために
２個以上設置されてもよい。
パス切換回路２３の２つの出力パスに接続され、
前記２値データの開始点データと終点データの間
に連続してある内部情報を直列に格納し並列に読
み出す回路である。本実施例では、シリアルメモ
リは２個設置されているがより高速化するために
２個以上設置されてもよい。
メモリ２５は、前記シリアルメモリ２４Ａ，２
４Ｂに接続され、前記内部情報を並列に格納し必
要とする内部情報を任意の時点で並列的に読み出
すことを可能とするRAM（Random Access
Memory）である。
４Ｂに接続され、前記内部情報を並列に格納し必
要とする内部情報を任意の時点で並列的に読み出
すことを可能とするRAM（Random Access
Memory）である。
制御回路２６は前記受信器と前記比較回路の出
力に接続され、前記比較回路２２で開始点データ
が検知されてから終点データが検知されるまで前
記内部情報を前記２つのシフトメモリ２４Ａ，２
４Ｂを介して、分割的に前記メモリ２５内に記憶
するように前記パス切換回路２３、前記シフトメ
モリ２４Ａ，２４Ｂおよび前記メモリ２５の制御
を行なうものである。
力に接続され、前記比較回路２２で開始点データ
が検知されてから終点データが検知されるまで前
記内部情報を前記２つのシフトメモリ２４Ａ，２
４Ｂを介して、分割的に前記メモリ２５内に記憶
するように前記パス切換回路２３、前記シフトメ
モリ２４Ａ，２４Ｂおよび前記メモリ２５の制御
を行なうものである。
このような本発明の実施例において、受信器２
１の出力である連続２値データの開始点が比較回
路２２の比較器２２３Ａによつて検知され一致信
号２２Ａが出力されると制御回路２６は、開始点
データの次に送られてくる内部情報をまずシリア
ルメモリ２４Ａに格納するように制御する。その
ためパス切換回路２３は、受信器の出力２１０が
シリアルメモリ２４の入力２３Ａと接続するよう
に制御される。内部情報は｛P1、P2………Po｝
の合計ｎバイトから構成されていると仮定すると
まず制御回路２６は、開始点データの直後にある
ｎバイトの２値系列Ａが受信器２１にて抽出され
たクロツクが入力されるたびにシフトされシフト
メモリ２４Ａにすべて格納されるまで制御するこ
とになる。従つて制御回路２６内部にはｎバイト
分のビツトを置数するカウンタをもちこのカウン
タは開始点データの最終クロツクでトリがされ置
数して行くものでｎバイト分のクロツクが入力さ
れた時点でリセツトされるものである。
１の出力である連続２値データの開始点が比較回
路２２の比較器２２３Ａによつて検知され一致信
号２２Ａが出力されると制御回路２６は、開始点
データの次に送られてくる内部情報をまずシリア
ルメモリ２４Ａに格納するように制御する。その
ためパス切換回路２３は、受信器の出力２１０が
シリアルメモリ２４の入力２３Ａと接続するよう
に制御される。内部情報は｛P1、P2………Po｝
の合計ｎバイトから構成されていると仮定すると
まず制御回路２６は、開始点データの直後にある
ｎバイトの２値系列Ａが受信器２１にて抽出され
たクロツクが入力されるたびにシフトされシフト
メモリ２４Ａにすべて格納されるまで制御するこ
とになる。従つて制御回路２６内部にはｎバイト
分のビツトを置数するカウンタをもちこのカウン
タは開始点データの最終クロツクでトリがされ置
数して行くものでｎバイト分のクロツクが入力さ
れた時点でリセツトされるものである。
シリアルメモリ２４Ａに内部情報のｎバイト分
が格納されると制御回路２６は前記ｎバイトの２
値系列Ａをメモリ２５に書き込みそして次のｎバ
イトの２値系列Ｂをもつ１つのシフトメモリ２４
Ｂに格納して行くように制御する。そのため制御
回路２６はシリアルメモリ２４Ａのｎバイトの２
値系列Ａをメモリ２５に並列に書き込むためにメ
モリ書き込みパルスを発生する必要があるし、ま
た、書き込みが終つた次のクロツクでもつて、内
部にあるメモリアドレスレジスタ２６１を＋１だ
けインクリメントしておく必要もある。又パス切
換回路２３は、制御回路２６によつて受信器２１
の出力２１０がシリアルメモリ２４の入力２３Ｂ
と接続するように制御される。このとき前記カウ
ンタは前と同様にｎバイト分のクロツクが入力さ
れる時点まで置数し、ｎバイト分のクロツクが入
力された時点でリセツトされ、そしてシリアルメ
モリ２４Ｂにｎバイトの２値系列Ｂが格納される
ことになる。２値系列Ｂがｎバイト分シリアルメ
モリに格納されると、前と同様に制御回路２６
は、メモリ２５に対して書き込みパルスを発生さ
せて、前記２値系列Ｂをメモリ２５に書き込み、
メモリアドレスレジスタ２６１を＋１だけインク
リメントするように制御する。
が格納されると制御回路２６は前記ｎバイトの２
値系列Ａをメモリ２５に書き込みそして次のｎバ
イトの２値系列Ｂをもつ１つのシフトメモリ２４
Ｂに格納して行くように制御する。そのため制御
回路２６はシリアルメモリ２４Ａのｎバイトの２
値系列Ａをメモリ２５に並列に書き込むためにメ
モリ書き込みパルスを発生する必要があるし、ま
た、書き込みが終つた次のクロツクでもつて、内
部にあるメモリアドレスレジスタ２６１を＋１だ
けインクリメントしておく必要もある。又パス切
換回路２３は、制御回路２６によつて受信器２１
の出力２１０がシリアルメモリ２４の入力２３Ｂ
と接続するように制御される。このとき前記カウ
ンタは前と同様にｎバイト分のクロツクが入力さ
れる時点まで置数し、ｎバイト分のクロツクが入
力された時点でリセツトされ、そしてシリアルメ
モリ２４Ｂにｎバイトの２値系列Ｂが格納される
ことになる。２値系列Ｂがｎバイト分シリアルメ
モリに格納されると、前と同様に制御回路２６
は、メモリ２５に対して書き込みパルスを発生さ
せて、前記２値系列Ｂをメモリ２５に書き込み、
メモリアドレスレジスタ２６１を＋１だけインク
リメントするように制御する。
このような動作をくり返して実行することによ
つて、受信された内部情報は重視することなく、
除去されることもなく、メモリ２５に格納される
ことになる。そして比較回路２２の比較器２２Ｂ
から終点一致信号が出されると、内部情報の終り
であることが確認できるので制御回路２６は内部
情報のメモリ２５への格納動作を終了させるよう
に制御する。
つて、受信された内部情報は重視することなく、
除去されることもなく、メモリ２５に格納される
ことになる。そして比較回路２２の比較器２２Ｂ
から終点一致信号が出されると、内部情報の終り
であることが確認できるので制御回路２６は内部
情報のメモリ２５への格納動作を終了させるよう
に制御する。
又内部情報が比較的短い場合は次のようにして
メモリ２５に格納される。
メモリ２５に格納される。
高速度データの開始点データをハード的に比較
回路２２で比較を行つていき、また同時にシリア
ルメモリ２４Ａに順次シフトし、開始点データが
見つかると、シリアルメモリ内の先頭より開始点
データはすて、内部情報をシフトしていく。シリ
アルメモリ２４Ａは内部情報分用意している為、
メモリフルになると内部情報の終りになる。その
あと終点データの比較を比較回路２２でハードで
行い、一致を確認すると次にシリアルメモリのデ
ータ種類ごとに同時に情報メモリ２５に記憶して
いく。一方高速度データは休みなく送信されてく
る為、別のシリアルメモリ２４Ｂに同様にして内
部情報が記憶されていく。これを繰り返すことに
より高速度データの収集が行われていく。
回路２２で比較を行つていき、また同時にシリア
ルメモリ２４Ａに順次シフトし、開始点データが
見つかると、シリアルメモリ内の先頭より開始点
データはすて、内部情報をシフトしていく。シリ
アルメモリ２４Ａは内部情報分用意している為、
メモリフルになると内部情報の終りになる。その
あと終点データの比較を比較回路２２でハードで
行い、一致を確認すると次にシリアルメモリのデ
ータ種類ごとに同時に情報メモリ２５に記憶して
いく。一方高速度データは休みなく送信されてく
る為、別のシリアルメモリ２４Ｂに同様にして内
部情報が記憶されていく。これを繰り返すことに
より高速度データの収集が行われていく。
メモリ２５に格納された内部情報は、任意の時
点で読み出すことが可能になつており、中央処理
装置に送られて処理される。メモリ２５からの読
み出しは、前記受信２値データをメモリ２５に書
き込んでいる間でも可能である。またメモリ２５
の内部情報の一部を読み出しデータからある事象
を判断して逆に衛星に向つてコマンドを送信する
ようなこともできる。このように本発明のデータ
格納装置はデータの書き込みと読み出しをリアル
タイムで処理できることが特徴になつている。
点で読み出すことが可能になつており、中央処理
装置に送られて処理される。メモリ２５からの読
み出しは、前記受信２値データをメモリ２５に書
き込んでいる間でも可能である。またメモリ２５
の内部情報の一部を読み出しデータからある事象
を判断して逆に衛星に向つてコマンドを送信する
ようなこともできる。このように本発明のデータ
格納装置はデータの書き込みと読み出しをリアル
タイムで処理できることが特徴になつている。
このように本発明は、高速度データをリアルタ
イムに、データの分解を行ない、メモリに記憶し
ていき、あらためて内部情報の判別を行なうこと
なく、内部データが分解されて、記憶されている
為、情報処理の高速化が計れる。又開始点データ
の判別を常にハードで行ない比較しているのでデ
ータの判断が早い。内部情報を一括メモリに同時
に書きこみ、各種類データごとに分解されて記憶
されるので、データ処理の時必要なデータを読み
出すことができるので非常に高速に処理ができ
る。又、高密度データを分解している為、サーチ
する時間が大巾に削減され処理装置の負荷が軽減
される。
イムに、データの分解を行ない、メモリに記憶し
ていき、あらためて内部情報の判別を行なうこと
なく、内部データが分解されて、記憶されている
為、情報処理の高速化が計れる。又開始点データ
の判別を常にハードで行ない比較しているのでデ
ータの判断が早い。内部情報を一括メモリに同時
に書きこみ、各種類データごとに分解されて記憶
されるので、データ処理の時必要なデータを読み
出すことができるので非常に高速に処理ができ
る。又、高密度データを分解している為、サーチ
する時間が大巾に削減され処理装置の負荷が軽減
される。
第１図は従来のデータ格納装置のブロツク図、
第２図は本発明にかかるデータ格納装置の一実施
例のブロツク図である。 ２０……受信器、２２……比較回路、２３……
パス切換回路、２４Ａ，２４Ｂ……シリアルメモ
リ、２５……メモリ、２６……制御回路。
第２図は本発明にかかるデータ格納装置の一実施
例のブロツク図である。 ２０……受信器、２２……比較回路、２３……
パス切換回路、２４Ａ，２４Ｂ……シリアルメモ
リ、２５……メモリ、２６……制御回路。
Claims (1)
- １ 信号を受信して検波する受信器と、前記受信
器の出力に接続され、前記受信器で検波された高
速２値データを直列に分離して格納する第１と第
２のシフトレジスタの内容と定められた開始点デ
ータと終点データをそれぞれ比較して高速受信デ
ータの開始点データあるいは終点データであるか
をそれぞれ判定する比較回路と前記受信器の出力
に接続され出力のパスの選択を行なうパス切換回
路と、前記パス切換回路の少なくとも２つのパス
のそれぞれに接続され、前記２値データの開始点
データと終点データの間にある内部情報を直列に
格納し並列に読み出す少なくとも１つのシリアル
メモリと、前記シリアルメモリの出力に接続され
前記内部情報を並列に格納し必要とする内部情報
を任意の時点で並列に読み出しすることを可能に
するメモリと、前記受信器と前記比較回路の出力
に接続され、開始点データが検知されてから終点
データが検知されるまで前記内部情報を前記シフ
トメモリを介して分割的に前記メモリ内に記憶す
るように前記パス切換回路、前記シフトメモリお
よび前記メモリの制御を行なう制御回路とからな
るデータ格納装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048604A JPS57168536A (en) | 1981-03-31 | 1981-03-31 | Data storing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048604A JPS57168536A (en) | 1981-03-31 | 1981-03-31 | Data storing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57168536A JPS57168536A (en) | 1982-10-16 |
| JPS632386B2 true JPS632386B2 (ja) | 1988-01-19 |
Family
ID=12808007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048604A Granted JPS57168536A (en) | 1981-03-31 | 1981-03-31 | Data storing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57168536A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04220826A (ja) * | 1990-12-20 | 1992-08-11 | Fujitsu Ltd | 転送データ格納方式 |
-
1981
- 1981-03-31 JP JP56048604A patent/JPS57168536A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57168536A (en) | 1982-10-16 |
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