JP2614342B2 - 挿入ソート装置 - Google Patents
挿入ソート装置Info
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- JP2614342B2 JP2614342B2 JP2072643A JP7264390A JP2614342B2 JP 2614342 B2 JP2614342 B2 JP 2614342B2 JP 2072643 A JP2072643 A JP 2072643A JP 7264390 A JP7264390 A JP 7264390A JP 2614342 B2 JP2614342 B2 JP 2614342B2
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- Japan
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- signal
- switching
- circuit
- memory unit
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Description
【発明の詳細な説明】 ［発明の背景］ 一般に、パターン認識システム（pattern recognitio
n system）は、各種字形又はパターンの特徴（jigure
s）等が格納されたデータベースを含んでいる。そし
て、ある文字又は図形が光学入力装置（例えばスキャ
ナ、カメラ等）により入力されたのち、その特徴とする
ところが摘出されてデータベースの中のすべての文字又
は図形の特徴と１対１でマッチング（matching）され、
一連の数値を発生する。該発生した一連の数値は、認識
されるべき文字又は図形とデータベースの中のある文字
又は図形との相違度を示している。
n system）は、各種字形又はパターンの特徴（jigure
s）等が格納されたデータベースを含んでいる。そし
て、ある文字又は図形が光学入力装置（例えばスキャ
ナ、カメラ等）により入力されたのち、その特徴とする
ところが摘出されてデータベースの中のすべての文字又
は図形の特徴と１対１でマッチング（matching）され、
一連の数値を発生する。該発生した一連の数値は、認識
されるべき文字又は図形とデータベースの中のある文字
又は図形との相違度を示している。
これら、ソートされるべき数値がソートユニットでソ
ートされた結果、データベースの中のどの文字又は図形
に認識されるべき文字又は図形が最も近似するかの判断
ができるようになる。
ートされた結果、データベースの中のどの文字又は図形
に認識されるべき文字又は図形が最も近似するかの判断
ができるようになる。
上記のような前処理により発生したソートされるべき
数値は、第１に数値データ量が膨大であり、第２にこれ
ら数値は、先継ぎ早に逐次送り出さなければならないと
いう特性を有している。
数値は、第１に数値データ量が膨大であり、第２にこれ
ら数値は、先継ぎ早に逐次送り出さなければならないと
いう特性を有している。
これらのソート数値を従来より汎用されているソート
用ソフトウエアでソートする場合には、つぎのような問
題が存在する。つまり、第１には前処理と並行すること
ができないということであり、第２にはソート速度が遅
くなるということである。
用ソフトウエアでソートする場合には、つぎのような問
題が存在する。つまり、第１には前処理と並行すること
ができないということであり、第２にはソート速度が遅
くなるということである。
また、従来よりも汎用されているハードウエアでソー
トする場合には、次のような問題点が存在する。即ち、
第１にソートされるべき数値の個数がハードの構成によ
って制限され、第２にソートされるべき数値が全部揃わ
ないとソートを行なうことができないので一つ一つソー
ト数値を受け付けることができず、前処理と同時に並行
してソート動作を実行できないため、ソート速度が遅い
ことであり、第３にハードウェアの構成が膨大となるこ
とである。
トする場合には、次のような問題点が存在する。即ち、
第１にソートされるべき数値の個数がハードの構成によ
って制限され、第２にソートされるべき数値が全部揃わ
ないとソートを行なうことができないので一つ一つソー
ト数値を受け付けることができず、前処理と同時に並行
してソート動作を実行できないため、ソート速度が遅い
ことであり、第３にハードウェアの構成が膨大となるこ
とである。
上記汎用のハードウェア装置の一例として、米国特許
第4,651,301号には、少なくとも三つの入力値の相対レ
ベル、即ちこれら数値の大小関係を比較し、ある特定値
（例えば最低値又は最高値）を選び出すよう構成された
装置が開示されている。この装置によれば、入力は直接
デジタル比較器又は演算ロジックユニットに供給される
が、後者の出力はロジック回路又は読み取り専用記憶器
のストレージリストに接続されることにより、データセ
レクタを制御して選定数値を伝送し、又は入力数値全体
に対し、ソート動作を実行するようにしている。この装
置は、同時に、二つ以上の数値を選定比較することがで
きるが、入力端側の比較器及び出力端側のコントロール
セレクタを多数含み、多くのデバイスを具備する必要が
ある。この外、比較及びソートされるべき数値の数が弾
力的に変更できないため、多数個の数値をソートすると
いう目的には不向きである。
第4,651,301号には、少なくとも三つの入力値の相対レ
ベル、即ちこれら数値の大小関係を比較し、ある特定値
（例えば最低値又は最高値）を選び出すよう構成された
装置が開示されている。この装置によれば、入力は直接
デジタル比較器又は演算ロジックユニットに供給される
が、後者の出力はロジック回路又は読み取り専用記憶器
のストレージリストに接続されることにより、データセ
レクタを制御して選定数値を伝送し、又は入力数値全体
に対し、ソート動作を実行するようにしている。この装
置は、同時に、二つ以上の数値を選定比較することがで
きるが、入力端側の比較器及び出力端側のコントロール
セレクタを多数含み、多くのデバイスを具備する必要が
ある。この外、比較及びソートされるべき数値の数が弾
力的に変更できないため、多数個の数値をソートすると
いう目的には不向きである。
またソフトウェア方式で多数個の数値のソートを実行
する演算法は数多く考えられるが、比較的簡単なものと
して、挿入ソート法があげられる。これは、ソートされ
るべき数値とソート済みの数値との大小を比較し、それ
に基づいてソートすべき数値をあるソート済みの数値の
前又は後のいずれに挿入すべきかを決定し、ソートを完
成させるものである。
する演算法は数多く考えられるが、比較的簡単なものと
して、挿入ソート法があげられる。これは、ソートされ
るべき数値とソート済みの数値との大小を比較し、それ
に基づいてソートすべき数値をあるソート済みの数値の
前又は後のいずれに挿入すべきかを決定し、ソートを完
成させるものである。
ところがこのソフトウェア方式でソートを実行する場
合は、まずソートされるべき数値を確定しなければなら
ないほか、処理速度も遅いという問題点があった。従っ
てパターン認識処理の場合においては、速度上の要求を
満足することができないものである。
合は、まずソートされるべき数値を確定しなければなら
ないほか、処理速度も遅いという問題点があった。従っ
てパターン認識処理の場合においては、速度上の要求を
満足することができないものである。
［発明の要約］ 本発明は、簡単なハードウェア装置で挿入ソートが実
行でき、上記したような従来例の問題点を克服すること
ができる挿入ソート装置を提供することであり、挿入ソ
ートアルゴリズム（insertion sortalgorithm）をハー
ドウェア化したものである。
行でき、上記したような従来例の問題点を克服すること
ができる挿入ソート装置を提供することであり、挿入ソ
ートアルゴリズム（insertion sortalgorithm）をハー
ドウェア化したものである。
本発明は、ソート済みの数値信号が記憶されるFIFO
（ファスートイン／ファーストアウト）メモリユニッ
ト、メモリユニットから読み出された信号と入力数値信
号とを選択的にメモリユニットに供給するためのマルチ
プレクサ、上記読み出された信号と入力数値信号との大
小関係を比較するための比較回路、及び制御ユニットか
らなり、メモリユニットに記憶した数値信号を制御ユニ
ットの制御の下に順次読みだして、該読み出された数値
信号と入力された数値信号とを比較回路において比較
し、該比較回路の出力に基づいて該入力信号をソート済
みの数値信号間の所定の位置に挿入記憶するようマルチ
プレクサ及びメモリユニットの書き込みを制御するよう
構成されている。
（ファスートイン／ファーストアウト）メモリユニッ
ト、メモリユニットから読み出された信号と入力数値信
号とを選択的にメモリユニットに供給するためのマルチ
プレクサ、上記読み出された信号と入力数値信号との大
小関係を比較するための比較回路、及び制御ユニットか
らなり、メモリユニットに記憶した数値信号を制御ユニ
ットの制御の下に順次読みだして、該読み出された数値
信号と入力された数値信号とを比較回路において比較
し、該比較回路の出力に基づいて該入力信号をソート済
みの数値信号間の所定の位置に挿入記憶するようマルチ
プレクサ及びメモリユニットの書き込みを制御するよう
構成されている。
本発明の挿入ソート装置によれば、ソートされるべき
数値が全部揃わなくとも、ソート動作を実行することが
できるため、該数値を発生する前処理と並行してソート
動作を実行することが可能となる。しかも、ソートされ
るべき数値の個数を制限せずに、一つの回路装置でソー
ト動作を完成することができる。そして、ソート動作を
完成したのちの後処理に必要となる数値の個数に応じ
て、最初の予定個数の数値を保留することができる。し
かも、その個数はハードウェア装置を増加することな
く、任意に調整することができる。
数値が全部揃わなくとも、ソート動作を実行することが
できるため、該数値を発生する前処理と並行してソート
動作を実行することが可能となる。しかも、ソートされ
るべき数値の個数を制限せずに、一つの回路装置でソー
ト動作を完成することができる。そして、ソート動作を
完成したのちの後処理に必要となる数値の個数に応じ
て、最初の予定個数の数値を保留することができる。し
かも、その個数はハードウェア装置を増加することな
く、任意に調整することができる。
［実施例］ 第１図には、本発明に係る挿入ソート装置の一実施例
のブロックダイヤグラムが示されており、図において、
１はラッチ回路、２はマルチプレクサ、３はメモリユニ
ット、４は比較回路、５は制御ユニットである。
のブロックダイヤグラムが示されており、図において、
１はラッチ回路、２はマルチプレクサ、３はメモリユニ
ット、４は比較回路、５は制御ユニットである。
ラッチ回路１には前処理段階において処理された数値
信号である入力信号（USN11）がライン100を介して供給
されて一時記録され、該記憶された信号はマルチプレク
サ２及び比較回路４に供給される。メモリユニット３に
はソート済みの数値信号が小値から大値へ（又はその
逆）と順序よく配列するよう格納され、該メモリユニッ
トはファーストイン／ファーストアウト（FIFO）機能を
具えているものである。また比較回路４はラッチ回路１
からの信号とメモリユニット３からの信号の大小関係を
比較してその結果を制御ユニット５に供給し、制御ユニ
ットはそれに基づいてマルチプレクサ２及びメモリユニ
ット３を制御し、その時点で読み出した数値信号を記憶
するか、又はラッチ回路からの数値信号及び該読み出し
た数値信号を連続して記憶するかを制御するものであ
る。
信号である入力信号（USN11）がライン100を介して供給
されて一時記録され、該記憶された信号はマルチプレク
サ２及び比較回路４に供給される。メモリユニット３に
はソート済みの数値信号が小値から大値へ（又はその
逆）と順序よく配列するよう格納され、該メモリユニッ
トはファーストイン／ファーストアウト（FIFO）機能を
具えているものである。また比較回路４はラッチ回路１
からの信号とメモリユニット３からの信号の大小関係を
比較してその結果を制御ユニット５に供給し、制御ユニ
ットはそれに基づいてマルチプレクサ２及びメモリユニ
ット３を制御し、その時点で読み出した数値信号を記憶
するか、又はラッチ回路からの数値信号及び該読み出し
た数値信号を連続して記憶するかを制御するものであ
る。
第２図には、第１図に示された上記の制御ユニット５
の具体的構成の一例が示されており、また第３図には第
２図に示された制御ユニットの各部の出力波形が示され
ている。
の具体的構成の一例が示されており、また第３図には第
２図に示された制御ユニットの各部の出力波形が示され
ている。
第２図において、51〜56はそれぞれクロック発生回
路、分周回路、起動制御回路、オアゲート、クロック切
換制御回路、マルチプレクサ制御回路である。
路、分周回路、起動制御回路、オアゲート、クロック切
換制御回路、マルチプレクサ制御回路である。
クロック発生回路51は、クロック切換制御回路55に対
して周波数が同一で位相の異なる２つのクロックパルス
Ａ、Ｂ（CLKA、CLKB）をライン511、512を介して供給す
ると共に、分周回路52を介してソート周期を決めるため
の周期信号（PERIOD）を起動制御回路53及び切換制御回
路55に供給する。起動制御回路53は外部からライン200
を介して供給されるスタート信号（START）により起動
され、FIFOINIT信号をライン531を介してオアゲート54
に供給する。
して周波数が同一で位相の異なる２つのクロックパルス
Ａ、Ｂ（CLKA、CLKB）をライン511、512を介して供給す
ると共に、分周回路52を介してソート周期を決めるため
の周期信号（PERIOD）を起動制御回路53及び切換制御回
路55に供給する。起動制御回路53は外部からライン200
を介して供給されるスタート信号（START）により起動
され、FIFOINIT信号をライン531を介してオアゲート54
に供給する。
第３図に示したように、FIFOINIT信号は、スタート後
の最初の周期においてPERIOD信号を高レベルとするよう
設定されているため、オアゲート54からのREAD信号もこ
の周期内で高レベルとなる。従って、この周期内では、
読み出しが行われずに書き込みだけが行われて、最大Ｎ
個のソート済みの数値信号がメモリユニット３に書き入
れられる。そして、次のソート周期において、FIFOINIT
信号は低レベルとなり、ソート動作に移行するようにな
る。
の最初の周期においてPERIOD信号を高レベルとするよう
設定されているため、オアゲート54からのREAD信号もこ
の周期内で高レベルとなる。従って、この周期内では、
読み出しが行われずに書き込みだけが行われて、最大Ｎ
個のソート済みの数値信号がメモリユニット３に書き入
れられる。そして、次のソート周期において、FIFOINIT
信号は低レベルとなり、ソート動作に移行するようにな
る。
切換制御回路55はメモリユニット３のためのREAD′信
号及びWRITE信号を供給するものであり、比較回路４か
らライン41を介して供給されるスイッチ切換信号（SWAP
EN）の制御に基づき、クロック発生回路51からのCLKA、
CLKB信号をライン551、552のいずれに導くか切り換える
ものである。
号及びWRITE信号を供給するものであり、比較回路４か
らライン41を介して供給されるスイッチ切換信号（SWAP
EN）の制御に基づき、クロック発生回路51からのCLKA、
CLKB信号をライン551、552のいずれに導くか切り換える
ものである。
マルチプレクサ制御回路56はSWAPEN信号の制御の下
に、所定時間幅のマルチプレクサ選択信号（MUXSEL）を
ライン561に発生し、マルチプレクサ２を切り換えるも
のである。
に、所定時間幅のマルチプレクサ選択信号（MUXSEL）を
ライン561に発生し、マルチプレクサ２を切り換えるも
のである。
第４〜６図には、第２図に示された起動制御回路53、
切換制御回路55、マルチプレクサ制御回路56の具体的構
成例が示されている。
切換制御回路55、マルチプレクサ制御回路56の具体的構
成例が示されている。
起動制御回路53はインバータ531及びＤフリップフロ
ップ532からなり、START信号が供給されるとフリップフ
ロップ532がクリアされ、その端子より高レベルのFIF
OINIT信号を出力する。その状態でPERIOD91が高レベル
から低レベルに変換されると、FIFOINIT信号を高レベル
から低レベルに転換する。
ップ532からなり、START信号が供給されるとフリップフ
ロップ532がクリアされ、その端子より高レベルのFIF
OINIT信号を出力する。その状態でPERIOD91が高レベル
から低レベルに変換されると、FIFOINIT信号を高レベル
から低レベルに転換する。
切換制御回路55はＤフリップフロップ551、アンドゲ
ート552〜555、オアゲート556、557、デイレイ回路5.58
から構成され、比較回路４からのSWAPEN信号がデイレイ
回路558を介してフリップフロップ551のCK端子に接続さ
れ、そのＱ出力端子がアンドゲート552、555に接続さ
れ、その出力端子がアンドゲート553、554に接続され
る。またCLKAがアンドゲート552、554に供給され、CLKB
がアンドゲート553、555に供給される。そしてこれらの
アンドゲートによりCLKA、CLKBがライン551、552のいず
れから出力されるか決定され、オアゲート556、557を経
てREAD、WRITE信号として出力される。またPERIOD信号
がフリップフロップ551のリセット端子に供給されてお
り、周期該信号が供給される毎にフリップフロップをリ
セットしてクロックの供給状態を初期状態にリセットい
る。なお、この構成において、デイレイ回路558は、SWA
PEN信号が高レベルに反転した時点S0から所定時間離れ
てS1時点で切換制御回路55が切り替え動作するようにす
るために挿入されたものである。
ート552〜555、オアゲート556、557、デイレイ回路5.58
から構成され、比較回路４からのSWAPEN信号がデイレイ
回路558を介してフリップフロップ551のCK端子に接続さ
れ、そのＱ出力端子がアンドゲート552、555に接続さ
れ、その出力端子がアンドゲート553、554に接続され
る。またCLKAがアンドゲート552、554に供給され、CLKB
がアンドゲート553、555に供給される。そしてこれらの
アンドゲートによりCLKA、CLKBがライン551、552のいず
れから出力されるか決定され、オアゲート556、557を経
てREAD、WRITE信号として出力される。またPERIOD信号
がフリップフロップ551のリセット端子に供給されてお
り、周期該信号が供給される毎にフリップフロップをリ
セットしてクロックの供給状態を初期状態にリセットい
る。なお、この構成において、デイレイ回路558は、SWA
PEN信号が高レベルに反転した時点S0から所定時間離れ
てS1時点で切換制御回路55が切り替え動作するようにす
るために挿入されたものである。
マルチプレクサ制御回路56はインバータ回路561、デ
イレイ回路562、Ｄフリップフロップ563から構成され、
比較回路４からのSWAPEN信号が低レベルの時、低レベル
のMUXSEL信号を発生するが、SWAPEN信号が高レベルに反
転された場合には、Ｑ出力端子からのMUXSEL信号を高レ
ベルに変換し、かつデイレイ回路562で決まる所定時間
の経過後の時点S2でフリップフロップをクリアしてMUXS
EL信号を低レベルに戻すものである。
イレイ回路562、Ｄフリップフロップ563から構成され、
比較回路４からのSWAPEN信号が低レベルの時、低レベル
のMUXSEL信号を発生するが、SWAPEN信号が高レベルに反
転された場合には、Ｑ出力端子からのMUXSEL信号を高レ
ベルに変換し、かつデイレイ回路562で決まる所定時間
の経過後の時点S2でフリップフロップをクリアしてMUXS
EL信号を低レベルに戻すものである。
第３図に基づいて、上記実施例における切換動作を説
明する。
明する。
ライン200からSTART信号が供給されると、上記説明し
たように起動制御回路53が動作して最初の周期の間、RE
AD信号をハイレベルとするから書き込み動作のみが実行
され、CLKB信号と同期するWRITE信号に応じてＮ個の数
値FF（１）〜FF（Ｎ）（あらかじめソート済みの信号）
が小さい順に順次メモリユニット３に記憶される。
たように起動制御回路53が動作して最初の周期の間、RE
AD信号をハイレベルとするから書き込み動作のみが実行
され、CLKB信号と同期するWRITE信号に応じてＮ個の数
値FF（１）〜FF（Ｎ）（あらかじめソート済みの信号）
が小さい順に順次メモリユニット３に記憶される。
次の周期においてソート動作が実行されるが、CLKA信
号と同期するREAD信号に応じて、メモリユニット３から
１番目に読出された数値FF（１）とラッチ回路１からの
USN11信号とが比較され、FF（１）＜USN11の場合、比較
回路４からのSWAPEN信号は低レベルを維持し、第7A図に
示されるようにCLKAがREAD信号、CLKBがWRITE信号の状
態を保持してメモリユニット３に供給される。
号と同期するREAD信号に応じて、メモリユニット３から
１番目に読出された数値FF（１）とラッチ回路１からの
USN11信号とが比較され、FF（１）＜USN11の場合、比較
回路４からのSWAPEN信号は低レベルを維持し、第7A図に
示されるようにCLKAがREAD信号、CLKBがWRITE信号の状
態を保持してメモリユニット３に供給される。
このとき、MUXSEL信号は低レベルを保持するのでマル
チプレクサ２はメモリユニット３から読み出された数値
信号FF（１）を通過させ、メモリユニット３にWRITE信
号が供給された時点で該数値信号を記憶する。
チプレクサ２はメモリユニット３から読み出された数値
信号FF（１）を通過させ、メモリユニット３にWRITE信
号が供給された時点で該数値信号を記憶する。
同様にして順次比較が行われ、ｉ番目（i;1〜Ｎの任
意の整数）の読み出しでFF（ｉ）≧USN11となったとす
ると、SWAPEN信号は高レベルとなり、クロック切換制御
回路55を動作させてS1時点で第7B図に示されるようにCL
KAをWRITE信号、CLKBをREAD信号となるように切り替え
てメモリユニット３に供給する。またこのとき、マルチ
プレクサ制御回路56からのMUXSEL信号は時点S0からS2の
期間（デイレイ回路562で決まる）、高レベルとなり、U
SN11信号をメモリユニット３に通過させる。
意の整数）の読み出しでFF（ｉ）≧USN11となったとす
ると、SWAPEN信号は高レベルとなり、クロック切換制御
回路55を動作させてS1時点で第7B図に示されるようにCL
KAをWRITE信号、CLKBをREAD信号となるように切り替え
てメモリユニット３に供給する。またこのとき、マルチ
プレクサ制御回路56からのMUXSEL信号は時点S0からS2の
期間（デイレイ回路562で決まる）、高レベルとなり、U
SN11信号をメモリユニット３に通過させる。
従って、第３図に示したように、期間S0〜S1中のW1時
点でWRITE信号が供給されるとUSN11信号がメモリユニッ
ト３に記憶され、そして、W2時点でWRITE信号が供給さ
れるとFF（ｉ）をメモリユニット３に記憶する。
点でWRITE信号が供給されるとUSN11信号がメモリユニッ
ト３に記憶され、そして、W2時点でWRITE信号が供給さ
れるとFF（ｉ）をメモリユニット３に記憶する。
その後、メモリユニット３に記憶されている数値信号
FF（ｉ＋１）〜FF（Ｎ−１）が順次読み出されて再記憶
される。信号FF（Ｎ）を読み出した時点で書き込み動作
が終了され、該FF（Ｎ）は書き込まれないので、記憶さ
れた数値の数はＮ個に保たれる。従ってメモリユニット
３にはFF（Ｉ）、FF（２）、…、FF（ｉ−１）、USN1
1、FF（ｉ）…FF（Ｎ−１）が順に記憶されたことにな
る。
FF（ｉ＋１）〜FF（Ｎ−１）が順次読み出されて再記憶
される。信号FF（Ｎ）を読み出した時点で書き込み動作
が終了され、該FF（Ｎ）は書き込まれないので、記憶さ
れた数値の数はＮ個に保たれる。従ってメモリユニット
３にはFF（Ｉ）、FF（２）、…、FF（ｉ−１）、USN1
1、FF（ｉ）…FF（Ｎ−１）が順に記憶されたことにな
る。
次のソート周期においては別のソートすべき信号がラ
ッチ回路１に供給され、同様な動作が実行される。
ッチ回路１に供給され、同様な動作が実行される。
以上のように、本発明の挿入ソート装置によれば、前
処理によって得られた数値信号をソート済みの数値信号
列に簡単な構成によってソートすることができ、小さい
ものから大きいものへ（又は大きいものから小さいもの
へ）順次変化する数値列を得ることができる。そしてこ
れら数値に伴った指標が得られ、これを以てデータベー
スの中から認識されるべき文字又はパターンと一番近接
した多数個の文字又はパターンを捜し出す事ができるも
のである。
処理によって得られた数値信号をソート済みの数値信号
列に簡単な構成によってソートすることができ、小さい
ものから大きいものへ（又は大きいものから小さいもの
へ）順次変化する数値列を得ることができる。そしてこ
れら数値に伴った指標が得られ、これを以てデータベー
スの中から認識されるべき文字又はパターンと一番近接
した多数個の文字又はパターンを捜し出す事ができるも
のである。
そして、これらの文字又はパターンはパソコンからエ
ディタへ読み取られて認識結果を表示でき、又必要に応
じて改正を加えることができる。
ディタへ読み取られて認識結果を表示でき、又必要に応
じて改正を加えることができる。
以上の具体的な実施例は本発明の構成と方法につき詳
しく説明するためのもので、この分野に精通した者にと
って上記具体的な実施例により本発明の内容に対して適
当な変更、修正を加えることが極めて容易であるから、
本発明の精技術的思想を逸しない場合の変更や修正など
はすべて本発明の特許請求の範囲にあることが明らかで
ある。
しく説明するためのもので、この分野に精通した者にと
って上記具体的な実施例により本発明の内容に対して適
当な変更、修正を加えることが極めて容易であるから、
本発明の精技術的思想を逸しない場合の変更や修正など
はすべて本発明の特許請求の範囲にあることが明らかで
ある。
第１図は本発明に係る挿入ソート装置の実施例を示すブ
ロック図、第２図は上記実施例の挿入ソート装置におけ
る制御ユニットのブロック図、第３図は上記実施例の主
要部の出力状態を示すための波形図、第４〜６図はそれ
ぞれ制御ユニットに具備される起動制御回路、クロック
切換制御回路、マルチプレクサ制御回路の具体的構成を
示すための回路図、第7A図および第7B図は切換制御回路
の切り換え状態を示すための模式図である。
ロック図、第２図は上記実施例の挿入ソート装置におけ
る制御ユニットのブロック図、第３図は上記実施例の主
要部の出力状態を示すための波形図、第４〜６図はそれ
ぞれ制御ユニットに具備される起動制御回路、クロック
切換制御回路、マルチプレクサ制御回路の具体的構成を
示すための回路図、第7A図および第7B図は切換制御回路
の切り換え状態を示すための模式図である。
Claims (6)
- 【請求項１】所定の大小基準にしたがってソートされた
所定個数のソート済みの数値信号を格納するためのメモ
リユニットと、 上記メモリユニットから順次読み出されるソート済みの
数値信号の各々と新たにソートされるべき入力数値信号
と大小を上記大小基準にしたがって比較し、それに応じ
て切換信号を発生させるための比較回路と、 上記メモリユニットから読み出された数値信号及び上記
入力数値信号のいずれかを選択的に上記メモリユニット
に供給するためのマルチプレクサと、 上記比較回路からの切換信号が入力され、該切換信号に
応じて上記メモリユニットの読出、書込制御信号を発生
して読み出し、書き込みタイミングを制御するととも
に、マルチプレクサ切換信号を発生して上記マルチプレ
クサの切り換えタイミングを制御するための制御ユニッ
トであって、 上記メモリユニットの読出及び書込制御信号として用い
られる位相の異なる第１及び第２のクロックパルスを発
生させるためのクロックパルス発生回路と、 上記比較回路からの切換信号の反転を検出して、その反
転時から第１の所定時間の後に、上記第１及び第２のク
ロックパルスと読出制御信号及び書込制御信号との対応
関係を切り換えるためのクロック切換制御回路と、 上記比較回路からの切換信号の反転を検出して、その反
転時から上記第１の所定時間よりも短い第２の所定時間
の幅のマルチプレクサ切換信号を出力するマルチプレク
サ制御回路と を備え、クロック切換制御回路によるクロックパルスの
切り換えの前後に読出制御信号を供給することなく連続
して２回の書込制御信号を上記メモリユニットに供給
し、その第１回目の書込制御信号により入力数値信号を
上記メモリユニットに書き込み、第２回目の書込制御信
号により上記メモリユニットから読み出された数値信号
を該メモリユニットに書き込むよう制御する制御ユニッ
トと を具備していることを特徴とする挿入ソート装置。 - 【請求項２】請求項１記載の挿入ソート装置において、
上記メモリユニットは、一定の順序でその格納内容を変
更させるよう構成された先入れ先出し（FIFO）メモリで
構成されていることを特徴とする挿入ソート装置。 - 【請求項３】請求項１記載の挿入ソート装置において、
該装置はパターン認識装置において用いられており、ソ
ートされるべき数値信号をソートする処理動作は、ソー
トすべき数値信号を発生させるパターン認識前処理動作
と平行して実行されるよう制御されることを特徴とする
挿入ソート装置。 - 【請求項４】請求項１記載の挿入ソート装置において、
上記制御ユニットはさらに、上記第１及び第２のクロッ
クパルスの一方を分周する分周回路を含み、該分周回路
によりソート周期信号を発生して上記クロック切制御回
路をリセットするよう構成されていることを特徴とする
挿入ソート装置。 - 【請求項５】請求項４記載の挿入ソート装置において、
上記制御ユニットはさらに、起動制御回路を含み、該起
動制御回路により、最初のソート周期において上記クロ
ック切換制御回路からの読出制御信号を上記メモリユニ
ットに供給しないよう制御し、該最初のソート周期中に
所定個数のソート済み数値信号の書込動作を行わせるよ
う構成されていることを特徴とする挿入ソート装置。 - 【請求項６】請求項５記載の挿入ソート装置において、
上記クロック切換制御回路は、 上記第１及び第２のクロックパルスの一方が供給される
第１及び第２のアンドゲートと、 上記第１及び第２のクロックパルスの他方が供給される
第３及び第４のアンドゲートと、 上記第１及び第３のアンドゲートの出力が供給され、上
記読出制御信号を出力する第１のオアゲートと、 上記第２及び第４のアンドゲートの出力が供給され、上
記書込制御信号を出力する第２のオアゲートと、 上記比較回路からの切換信号を上記第１の所定時間遅延
させる遅延回路と、 クロック端子に上記遅延回路の出力が供給されるＤフリ
ップフロップであって、非反転出力が上記第１及び第４
のアンドゲートの入力端子に供給され、反転出力が上記
第２及び第３のアンドゲートの入力端子に供給され、上
記ソート周期信号によりリセットされるよう構成された
Ｄフリップフロップと を含んでいることを特徴とする挿入ソート装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072643A JP2614342B2 (ja) | 1990-03-22 | 1990-03-22 | 挿入ソート装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072643A JP2614342B2 (ja) | 1990-03-22 | 1990-03-22 | 挿入ソート装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03271827A JPH03271827A (ja) | 1991-12-03 |
| JP2614342B2 true JP2614342B2 (ja) | 1997-05-28 |
Family
ID=13495269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072643A Expired - Lifetime JP2614342B2 (ja) | 1990-03-22 | 1990-03-22 | 挿入ソート装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614342B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102636A (ja) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | ソーティング回路 |
-
1990
- 1990-03-22 JP JP2072643A patent/JP2614342B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03271827A (ja) | 1991-12-03 |
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