JPS6326874B2 - - Google Patents

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JPS6326874B2
JPS6326874B2 JP57085640A JP8564082A JPS6326874B2 JP S6326874 B2 JPS6326874 B2 JP S6326874B2 JP 57085640 A JP57085640 A JP 57085640A JP 8564082 A JP8564082 A JP 8564082A JP S6326874 B2 JPS6326874 B2 JP S6326874B2
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JP
Japan
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trigger
data
clock signal
logic analyzer
word
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JP57085640A
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English (en)
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JPS57204475A (en
Inventor
Danfuoosu Chapuman Debitsuto
Hansu Horen Jaado
Robaato Paamukuisuto Suteiibun
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Tektronix Inc
Original Assignee
Tektronix Inc
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Publication date
Application filed by Tektronix Inc filed Critical Tektronix Inc
Publication of JPS57204475A publication Critical patent/JPS57204475A/ja
Publication of JPS6326874B2 publication Critical patent/JPS6326874B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/25—Testing of logic operation, e.g. by logic analysers

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 本発明は入力ロジツク・データのブロツク（一
部）を高周波クロツク信号を用いて測定し、この
入力ロジツク・データの同じブロツクまたは他の
ブロツクを低周波クロツク信号を用いて測定する
多速度（マルチ・スピード）ロジツク・アナライ
ザに関する。
複雑なデジタル電子装置、特にマイクロプロセ
ツサを用いた電子装置の校正、または故障修理に
は、ロジツク測定装置が必要である。ロジツク測
定装置の１つにはロジツク・アナライザがあり、
このロジツク・アナライザは入力ロジツク・デー
タを記憶回路に記憶し、記憶されたデータを陰極
線管の如き表示器に表示する。ロジツク・アナラ
イザは他の測定装置と比較し、入力データから所
望ワードを検出し、この所望ワードを基準として
入力データの所望部分を測定できるので、非常に
有効かつ多機能な測定装置である。
制御データの如き入力データのブロツクの特定
部分を高周波クロツク信号を用いて詳細に測定す
ると共に、入力データの同じブロツクまたはアド
レス・データの如き他のブロツクを測定すること
は、操作者が入力データの全体及び関心のある部
分の双方を観測できるので、しばしば望ましい。
しかし、従来のロジツク・アナライザは同じクロ
ツク周波数により入力データを取込むが、異なる
クロツク周波数により（同時に）入力データを取
込むことができなかつた。更に従来のロジツク・
アナライザは入力データの各ブロツク毎に異なる
トリガ・ワードを検出できなかつたので、操作者
は入力データの異なる部分を同時に観測できなか
つた。仮え２台以上のロジツク・アナライザを同
時に用いて、各ロジツク・アナライザ毎に異なる
クロツク周波数及び異なるトリガ・ワードにより
入力データを測定したとしても、異なるクロツク
信号及び異なるトリガ・ワードの時間関係を知る
のは困難であつた。
本発明によれば、高周波クロツク信号を用いて
入力ロジツク・データの１つブロツクを詳細に測
定しながら、低周波クロツク信号を用いて入力ロ
ジツク・データの同じまたは異なるブロツクを測
定できる。本発明は少なくとも２個のロジツク・
アナライザ部分を有しており、各部分は入力デー
タを記憶する記憶回路、この記憶回路の書込み及
び読取りモード並びに記憶アドレスを制御する制
御回路、入力データから所望のトリガ・ワードを
検出してトリガ点を決定する回路手段であるワー
ド・リコグナイザ／トリガ回路を具えている。こ
れらロジツク・アナライザ部分は異なるクロツク
信号を受け、異なるクロツク周波数により入力デ
ータを記憶する。なお、第１ロジツク・アナライ
ザ部分のクロツク周波数は第２ロジツク・アナラ
イザ部分のクロツク周波数より低い。低速（低周
波）及び高速（高周波）クロツク信号の時間関係
を知るため、第１ロジツク・アナライザ部分用の
低速クロツク信号は入力データと共に第２ロジツ
ク・アナライザ部分に記憶される。
ワード・リコグナイザ／トリガ回路が入力デー
タから所望ワードを検出すると、この回路は出力
パルスを発生する。本発明は更にカウンタを有し
ており、このカウンタはトリガ・ワードの検出に
よる第１及び第２ロジツク・アナライザ部分内の
ワード・リコグナイザ／トリガ回路からの出力パ
ルスの発生時点間中にクロツク・パルスを計数す
る。よつて、カウンタの内容は異なるトリガ・ワ
ード間の時間関係情報である。第１及び第２ロジ
ツク・アナライザ部分に記憶されたデータは表示
器に同時に表示されるが、カウンタの内容を表示
してもよい。
したがつて本発明の目的の１つは高周波クロツ
ク信号を用いて入力ロジツク・データの１つのブ
ロツクを詳細に測定しながら、入力ロジツク・デ
ータの同じまたは異なるブロツクの概略を低速で
測定できる新規なロジツク・アナライザの提供に
ある。
本発明の他の目的は記憶回路及びワード・リコ
グナイザ／トリガ回路を各々が有する少なくとも
２個のロジツク・アナライザ部分を具え、これら
各部分は異なるクロツク信号及び異なるトリガ・
ワードにより入力データを記憶する新規なロジツ
ク・アナライザの提供にある。
本発明の更に他の目的は異なるクロツク信号の
時間関係を知ることができる新規なロジツク・ア
ナライザの提供にある。
本発明の他の目的は異なるトリガ・ワードの時
間関係を知ることができる新規なロジツク・アナ
ライザの提供にある。
本発明のその他の目的及び利点は添付図を参照
した以下の説明から当業者には明らかであろう。
第１図は本発明の１実施例のブロツク図であ
る。本発明は第１及び第２ロジツク・アナライザ
部分１０及び１２を具えており、これら部分の構
成はほぼ同じである。第１部分１０において、レ
ベル変換器１４はデータ取込みプローブ１６から
被測定マイクロプロセツサの８ビツト・アドレ
ス・データの如きロジツク入力データの第１ブロ
ツクを受け、入力データのロジツク・レベルを第
１図のロジツク・アナライザに使用される所定の
ロジツク・レベルに変換する。レベル変換器１４
の出力をバツフア・レジスタ１８及び第２部分１
２のデジタル・マルチプレクサ２０に供給する。
バツフア・レジスタ１８は低速クロツク信号に応
じて入力データをサンプルし、サンプルしたデー
タをランダム・アクセス・メモリ（RAM）２２
の如き記憶回路及びワード・リコグナイザ／トリ
ガ回路２４に供給する。制御回路２６はカウンタ
を具えており、このカウンタは低速クロツク信号
を受けてRAM２２のアドレスを決定する。また
制御回路２６はデータ、アドレス及び制御線を有
するメイン・バス２８にアドレス情報を伝送す
る。更に制御回路２６はメイン・バス２８からの
命令に応じてRAM２２の書込み及び読取りモー
ドを制御する。RAM２２は書込みモードにおい
てバツフア・レジスタ１８からのデータを記憶
し、読取りモードにおいて記憶したデータをバス
２８に供給する。ワード・リコグナイザ／トリガ
回路２４は同期した動作用に低速クロツク信号を
受け、内蔵したプログラマブル（プログラム可能
な）・カウンタを動作させる。回路２４はバス２
８からの命令に応じてバツフア・レジスタ１８の
出力データから所望トリガ・ワードを検出し、ト
リガ・ワード情報出力をバス２８に供給する。回
路２４はプログラマブル・カウンタを含んでいる
ので、プリ・トリガ（トリガ・ワード以前のデー
タを記憶する）、センタ・トリガ（トリガ・ワー
ド前後のデータを記憶する）及びポスト・トリガ
（トリガ・ワード以後のデータを記憶する）の如
きトリガ位置を選択できる。プログラマブル・カ
ウンタを設定するトリガ位置情報はバス２８から
供給され、トリガ位置情報の他の出力（トリガ点
信号）はバス２８に供給される。ワード・リコグ
ナイザ／トリガ回路２４の出力に応じて、制御回
路２６はRAM２２の書込みモードを停止させ
る。
第２部分１２は第１部分１０と対応しているの
で、対応する部分には同一符号にダツシユを付し
て示し、相違点のみを説明する。マルチプレクサ
２０はバス２８からの命令に応じてデータ取込み
プローブ１６により検出された第１データ、また
はデータ取込みプローブ１６′により検出された
（被測定マイクロプロセツサの８ビツト制御デー
タの如き）第２データを選択する。マルチプレク
サ２０からの選択されたデータ及び低速クロツク
信号はバツフア・レジスタ１８′を介してRAM
２２′に記憶される。低速クロツク信号よりも周
波数の高い高速クロツク信号はバツフア・レジス
タ１８′、ワード・リコグナイザ／トリガ回路２
４′及び制御回路２６′に供給される。
カウンタ３０はワード・リコグナイザ／トリガ
回路２４からの出力を開始信号として、低速クロ
ツク信号をクロツク信号として、またワード・リ
コグナイザ／トリガ回路２４′からの出力を停止
信号として受ける。なお、回路２４及び２４′か
らの出力はトリガ・ワード即ちトリガ位置情報で
ある。マイクロプロセツサが好適である中央処理
装置CPU３２、フアームウエアとしてのCPUリ
ード・オンリ・メモリROM（ソフトウエアを記
憶したROM）３４、及び一時記憶回路として動
作するCPU RAM３６をメイン・バス２８に接
続する。表示器３８は例えばラスタ・スキヤン型
陰極線管表示器であり、バス２８から画像情報を
受ける。キーボード４０はバス２８に命令を送
り、トリガ・ワード、トリガ点（位置）、クロツ
ク周波数、書込み及び読取りモード、表示モード
（タイミング図または状態表（ステート・テーブ
ル）表示）等の種々の設定を行なう。低速及び高
速クロツク発生器４２及び４８はバス２８からの
命令に応じて低速及び高速クロツク信号を夫々発
生する。低速クロツク・マルチプレクサ４４はバ
ス２８からの命令に応じて発振器４２の出力また
は外部低速クロツク端子４６を選択する。同様に
高速クロツク・マルチプレクサ５２は発振器４８
の出力または外部高速クロツク端子５４を選択す
る。
以下、第２〜第５図を参照して第１図の動作を
説明しよう。まず、以下の如き状態と仮定する。
データ取込みプローブ１６及び１６′は夫々第２
図に示すデータＡ及びＢを取込むとする。マルチ
プレクサ４４及び５２はクロツク発振器４２及び
４８を選択するように設定され、発振器４２及び
４８は夫々第２図に示す低速クロツクＣ及び高速
クロツクＤを発生するとする。またマルチプレク
サ２０はレベル変換器１４′を選択するように設
定される。第１及び第２トリガ・ワードT1及び
T2がワード・リコグナイザ／トリガ回路２４及
び２４′に夫々設定され、これらトリガ・ワード
T1及びT2が時点t1及びt2においてデータＡ及びＢ
に夫々含まれていると仮定する。更に、この実施
例では、回路２４及び２４′はポスト・トリガ・
モードに設定されているとする。これら上述の設
定はROM３４のフアームウエアによりCPU３２
及びキーボード４０が制御し、RAM３６に記憶
される。
ワード・リコグナイザ／トリガ回路２４が時点
t1においてデータＡ内の所望ワードT1を検出する
と、回路２４は出力を発生し、カウンタ３０に供
給する。カウンタ３０及びワード・リコグナイ
ザ／トリガ回路２４内のカウンタは第２図の低速
クロツク信号Ｃの計数を開始する。回路２４内の
カウンタがRAM２２の容量により決まる所定数
を計数すると、回路２４はバス２８を介して制御
回路２６に出力を供給する。RAM２２は制御回
路２６からのアドレス信号に応じてデータＡを記
憶し、制御回路２６がワード・リコグナイザ／ト
リガ回路２４からの出力を受けると、新たなデー
タの記憶を停止する。よつて、RAM２２は所望
トリガ・ワードT1後のデータＡを記憶する。
ワード・リコグナイザ／トリガ回路２４′が時
点t2においてデータＢ内の所望ワードT2を検出す
ると、回路２４′は出力をカウンタ３０に供給し、
このカウンタ３０は低速クロツクＣの計数を停止
する。ワード・リコグナイザ／トリガ回路２４′
内のカウンタは高速クロツク信号Ｄの計数を開始
し、このカウンタがRAM２２′の容量で決まる
所定数を計数すると、回路２４′はバス２８を介
して出力を制御回路２６′に供給する。RAM２
２′は制御回路２６′からのアドレス信号に応じて
データＢ及び低速クロツク信号Ｃを記憶し、制御
回路２６′がワード・リコグナイザ／トリガ２
４′からの出力を受けると、新たなデータＢ及び
低速クロツク信号Ｃの記憶を停止する。よつて
RAM２２′はトリガ・ワードT2後のデータＢ及
び低速クロツク信号Ｃを記憶する。
キーボード４０によりタイミング図表示が選択
された場合の表示器３８の表示を第３図に示す。
この表示はCPU３２及びROM３４のフアームウ
エアにより制御される。この表示において、
「POD CH」はデータ取込みプローブの種類及び
チヤンネルを示す。即ち、「Ａ」及び「Ｂ」は
夫々プローブ１６及び１６′を示し、関連した数
字はプローブ・チヤンネルを示す。例えば「Ａ
７」はプローブ１６のチヤンネル７を意味し、
「Ｂ４」はプローブ１６′のチヤンネル４を意味す
る。「Ｓ」は部分１０の低速トリガ点を示し、
「Ｆ」は部分１２の高速トリガ点を示す。RAM
２２′に記憶された低速クロツク信号Ｃは部分１
０及び１２のクロツク信号の時間関係を求めるの
に用いられる。第３図の表示によれば、操作者は
同時にデータＡを大ざつぱに、またデータＢを詳
細に観測できる。このモードはデータＡのクロツ
ク周波数がデータＢのクロツク周波数と異なると
き、非常に有効である。部分１０及び１２のトリ
ガ・ワードの時間関係情報が必要ならば、キーボ
ード４０からの命令に応じてカウンタ３０の内容
を表示器３８に表示してもよい。
キーボード４０によりプリ・トリガ・モードが
選択された場合、ワード・リコグナイザ／トリガ
回路２４及び２４′がトリガ・ワードを検出する
と、回路２４及び２４′は記憶停止（トリガ点）
信号を制御回路２６及び２６′に夫々供給する。
センタ・トリガ・モードが選択された場合、ワー
ド・リコグナイザ／トリガ回路２４及び２４′並
びに制御回路２６及び２６′の制御により、
RAM２２及び２２′はトリガ・ワード前後の入
力データを記憶する。これらプリ・トリガ及びセ
ンタ・トリガ・モードの他の動作は上述のポス
ト・トリガ・モードと同じである。
キーボード４０によりステート・テーブル表示
モードが選択されると、表示器３８の表示は第４
図のようになる。この表示において、「SEQ」は
RAM２２′のアドレスを示し、「BIN」及び
「HEX」は２進及び16進モードを示す。CPU３
２及びROM３４のフアームウエアの制御によ
り、RAM２２及び２２′に記憶されたデータは
２進及び16進数の数字に変換される。記憶したデ
ータを８進モードで表示してもよい。第１図のロ
ジツク・アナライザは必要に応じてトリガ・ワー
ド、クロツク周波数及び他の情報も表示できる。
キーボード４０により表示のアドレスを移動でき
る。
マルチプレクサ２０がレベル変換器１４′の代
りに変換器１４を選択すると、第５図に示す如
く、ワード・リコグナイザ／トリガ回路２４′は
プローブ１６により取込まれたデータA′から時
点t2においてトリガ・ワードT2を検出する。他の
動作は上述の場合（マルチプレクサ２０がレベル
変換器１４′を選択した場合）と同様であり、表
示器３８の表示は第３及び第４図と同様である。
しかし、表示「Ａ」及び「Ｂ」は同じデータであ
る。本発明は通常及び遅延掃引回路を有する２重
掃引オシロスコープのように使用できることに留
意されたい。
第６図は本発明の第２実施例のブロツク図であ
る。第１図と同様なブロツクには同様な参照番号
を付す。この実施例は３個のロジツク・アナライ
ザ部分１０―１２―５６、２個のカウンタ３０―
５８、及び３個のクロツク発生器６０―６２―６
４を具えている。ロジツク・アナライザ部分１０
は入力データを記憶し、発生器６０からのクロツ
ク信号Ａを受ける。部分１２及び５６は夫々クロ
ツク信号Ａ及び部分１０に供給されたのと同じデ
ータまたは他のデータを記憶し、発生器６２及び
６４からのクロツク信号Ｂ及びＣを受ける。クロ
ツク信号Ａの周波数はクロツク信号Ｂよりも低
く、クロツク信号Ｂの周波数はクロツク信号Ｃよ
りも低い。部分１０，１２及び５６は所望トリ
ガ・ワードを検出したとき「高」ロジツク・レベ
ルを排他的オア・ゲート６６及び６８に供給す
る。排他的オア・ゲート６６及び６８の出力はカ
ウンタ３０及び５８の付勢（エネーブル）端子に
供給されるので、部分１０がトリガ・ワードを検
出するとカウンタ３０及び５８はクロツクＡの計
数を開始し、部分１２及び５６がトリガ・ワード
を検出するとカウンタ３０及び５８は夫々計数を
停止する。よつて、カウンタ３０の内容は部分１
０及び１２トリガ・ワードの時間関係情報であ
り、カウンタ５８の内容は部分１０及び５６のト
リガ・ワードの時間関係情報である。他の動作は
第１図に示した第１実施例と同様なので、その説
明を省略する。
上述において、本発明の好適な実施例を図示
し、説明したが、当業者には本発明の要旨を逸脱
することなく種々の変形変更が可能なことが明ら
かであろう。例えば、カウンタ３０は高速クロツ
ク信号または他の標準クロツク信号を計数しても
よい。ロジツク・アナライザ部分１２及び５６の
トリガ・ワードの時間関係情報が必要ならば、
ROM３４のフアームウエアによりCPU３２はカ
ウンタ３０及び５８の内容からこの時間関係を計
算してもよい。ワード・リコグナイザ／トリガ回
路２４及び２４′はトリガ点信号をカウンタ３０
に供給してもよい。
上述の如く、本発明のロジツク・アナライザに
よれば、少なくとも２個のロジツク・アナライザ
部分を具え、これら各部分は異なるクロツク信号
及び異なるトリガ・ワードにより入力データを記
憶するので、入力データの異なる部分を同時に高
速及び低速クロツクにより測定できる。またカウ
ンタにより、異なるトリガ・ワードの時間関係を
知ることができると共に、一方のロジツク・アナ
ライザ部分は、他方のロジツク・アナライザ部分
のクロツク信号を記憶するので、異なるクロツク
信号の時間関係を知ることができる。よつて、こ
れら時間関係を考慮した第３及び第４図の如き測
定結果の表示ができる。
【図面の簡単な説明】
第１図は本発明の第１実施例のブロツク図、第
２図及び第５図は夫々第１図の動作を説明するタ
イミング図、第３図及び第４図は夫々第１図の動
作を説明する表示器の表示した図、第６図は本発
明の第２実施例のブロツク図である。 １０，１２及び５６は夫々ロジツク・アナライ
ザ部分、２２及び２２′は夫々記憶回路、２４及
び２４′は夫々回路手段、３０及び５８は夫々カ
ウンタ、４２，４８，６０，６２及び６４は夫々
クロツク発生器である。

Claims (1)

  1. 【特許請求の範囲】 １ 第１クロツク信号により第１入力データが書
    込まれる第１記憶手段、及び上記第１入力データ
    から第１所定ワードを検出し、該第１所定ワード
    の検出出力に応じて上記第１記憶手段の書込み動
    作を停止させる第１回路手段を有する第１ロジツ
    ク・アナライザ部分と、 上記第１クロツク信号よりも高周波数の第２ク
    ロツク信号により第２入力データを書込む第２記
    憶手段及び上記第２入力データから第２所定ワー
    ドを検出し、該第２所定ワードの検出出力に応じ
    て上記第２記憶手段の書込み動作を停止させる第
    ２回路手段を有する第２ロジツク・アナライザ部
    分と、 上記第１及び第２回路手段からの出力に応じて
    クロツク信号の計数の開始及び終了が制御され、
    上記第１回路手段及び上記第２回路手段が上記検
    出出力を発生する時点間の時間関係を求めるカウ
    ンタとを具えたロジツク・アナライザ。 ２ 上記第２データには上記第１クロツク信号を
    含むことを特徴とする特許請求の範囲第１項記載
    のロジツク・アナライザ。 ３ 上記第２データには上記第１データを含むこ
    とを特徴とする特許請求の範囲第１項記載のロジ
    ツク・アナライザ。
JP57085640A 1981-06-08 1982-05-20 Logic-analyzer Granted JPS57204475A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/271,347 US4425643A (en) 1981-06-08 1981-06-08 Multi-speed logic analyzer

Publications (2)

Publication Number Publication Date
JPS57204475A JPS57204475A (en) 1982-12-15
JPS6326874B2 true JPS6326874B2 (ja) 1988-05-31

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ID=23035190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57085640A Granted JPS57204475A (en) 1981-06-08 1982-05-20 Logic-analyzer

Country Status (7)

Country Link
US (1) US4425643A (ja)
JP (1) JPS57204475A (ja)
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