JPS61292570A - 複数のサンプリング系をもつロジックアナライザ - Google Patents
複数のサンプリング系をもつロジックアナライザInfo
- Publication number
- JPS61292570A JPS61292570A JP60134711A JP13471185A JPS61292570A JP S61292570 A JPS61292570 A JP S61292570A JP 60134711 A JP60134711 A JP 60134711A JP 13471185 A JP13471185 A JP 13471185A JP S61292570 A JPS61292570 A JP S61292570A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- memory
- sampling system
- sampling
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
この発明は、複数のサンプリング系をもつロノ、クアナ
ライザにおいて、各サンプリング系が互いに独立なりロ
ングでサンプリングしたデータの時間的な順序関係を表
示することができるようにしたロジックアナライザに関
するものである。
ライザにおいて、各サンプリング系が互いに独立なりロ
ングでサンプリングしたデータの時間的な順序関係を表
示することができるようにしたロジックアナライザに関
するものである。
（ｂ）従来技術と問題点
ロジックアナライザは、入力データを特定のクロックで
サンプリングし、そのサンプリングデータを波形または
リスト等の形式で表示する測定器である。
サンプリングし、そのサンプリングデータを波形または
リスト等の形式で表示する測定器である。
最近は、複数のサンプリグ系を内蔵し、各サンプリング
系がそれぞれ独立のクロックで動作するようにしたロジ
ックアナライザがある。
系がそれぞれ独立のクロックで動作するようにしたロジ
ックアナライザがある。
次に、サンプリング系の構成図を第２図に示す。
第２図のＩＡはデータラッチ、ＩＢはサンプリングＩＭ
Ｓ、ＩＣはメモリ、ＩＤはアドレスカウンタであり、Ｉ
Ａ〜ＩＤでロンツクアナライザのサンプリング系を構成
する。
Ｓ、ＩＣはメモリ、ＩＤはアドレスカウンタであり、Ｉ
Ａ〜ＩＤでロンツクアナライザのサンプリング系を構成
する。
３Ａは入力データであり、４Ａはクロックである。クロ
ック４Ａには、サンプリングクロックや外部クロックな
どを使用する。
ック４Ａには、サンプリングクロックや外部クロックな
どを使用する。
人力データ３ＡはデータラッチＩＡに入り、クロック４
Ａによりサンプリング部ＩＢでサンプリングされ、メモ
リＩＣに格納される。このとき、クロック４Ａはアドレ
スカウンタＩＤを同時にインクリメントし、メモリＩＣ
のアドレスを指定する。
Ａによりサンプリング部ＩＢでサンプリングされ、メモ
リＩＣに格納される。このとき、クロック４Ａはアドレ
スカウンタＩＤを同時にインクリメントし、メモリＩＣ
のアドレスを指定する。
次に、サンプリング系が２つの場合の構成図を第３図に
示す。
示す。
第３図の１１ＣとＩＩＤはそれぞれサンプリング系、３
Ｂは入力データ、４Ｂはクロックである。
Ｂは入力データ、４Ｂはクロックである。
サンプリング系１１Ｃには第２図のＩＡ〜ＩＤが入って
おり、サンプリング系１１０にも第２図のＩＡ〜ＩＤが
入っている。
おり、サンプリング系１１０にも第２図のＩＡ〜ＩＤが
入っている。
クロック４Ａとクロック４Ｂは通常非同期なので、サン
プリング系１１Ｃの入力データ３Ａとサンプリング系１
１Ｄの入力データ３Ｂの順序関係は不明であ名。
プリング系１１Ｃの入力データ３Ａとサンプリング系１
１Ｄの入力データ３Ｂの順序関係は不明であ名。
第３図のような場合は、各サンプリング系内での発生順
序は分っても、異なるサンプリング系の順序関係は読み
取ることができないので、異なるクロックで動作する信
号間を解析するのは困難であった。
序は分っても、異なるサンプリング系の順序関係は読み
取ることができないので、異なるクロックで動作する信
号間を解析するのは困難であった。
（ｃ）発明の目的
この発明は、互いに独立なりロックで動作する複数のサ
ンプリング系において、各サンプリング系でサンプリン
グされたデータ間の時間的な発生順序を表示することが
できるようにしたロジックアナライザを提供するもので
ある。
ンプリング系において、各サンプリング系でサンプリン
グされたデータ間の時間的な発生順序を表示することが
できるようにしたロジックアナライザを提供するもので
ある。
（ｄ）発明の実施例
まず、この発明による実施例の構成図を第１図に示す。
第１図のＩＩＡとＩＩＢはサンプリング系、１２はメモ
リ、１３はアドレスカウンタ、１４と１５はゲートであ
る。
リ、１３はアドレスカウンタ、１４と１５はゲートであ
る。
サンプリング系１１Ａには、第２図のデータラ７チＩＡ
１サンプリング部ＩＢ、メモリＩＣ１アドレスカウ／り
ＩＤがあり、その他にクロック判定回路ＩＥが入ってい
る。サンプリング系１１Ｂには、第２図のものとそれぞ
れ性能が同しデータラッチ２Ａ、サンプリング部２Ｂ、
メモリ２Ｃ。
１サンプリング部ＩＢ、メモリＩＣ１アドレスカウ／り
ＩＤがあり、その他にクロック判定回路ＩＥが入ってい
る。サンプリング系１１Ｂには、第２図のものとそれぞ
れ性能が同しデータラッチ２Ａ、サンプリング部２Ｂ、
メモリ２Ｃ。
アドレスカウンタ２Ｄがあり、その他にクロック判定回
路２Ｅが入っている。サンプリング系１１Ａとサンプリ
ング系１１Ｂは、内部クロック５によって動作する。
路２Ｅが入っている。サンプリング系１１Ａとサンプリ
ング系１１Ｂは、内部クロック５によって動作する。
クロック判定回路ＩＥは内部クロック５の各周期間にク
ロック４Ａがあったかどうかを判定し、クロック判定回
路２Ｅは内部クロック５の各周期間にクロック４Ｂがあ
ったかどうかを判定する。
ロック４Ａがあったかどうかを判定し、クロック判定回
路２Ｅは内部クロック５の各周期間にクロック４Ｂがあ
ったかどうかを判定する。
クロック判定回路ＩＥの出力は判定信号ＩＦとなってメ
モリ１２に入り、クロック判定回路２Ｅの出力は判定信
号２Ｆとなってメモリ１２に入る。
モリ１２に入り、クロック判定回路２Ｅの出力は判定信
号２Ｆとなってメモリ１２に入る。
サンプリング系１１Ａは、判定信号ＩＦにより内部クロ
ック５に同期して入力データ３Ａをサンプリング部ＩＢ
でサンプリングし、メモリＩＣに記憶する。
ック５に同期して入力データ３Ａをサンプリング部ＩＢ
でサンプリングし、メモリＩＣに記憶する。
また、サンプリング系１１Ｂは、判定信号２Ｆにより内
部クロｌり５に同期して入力データ３Ｂをサンプリング
部２Ｂでサンプリングし、メモリ２Ｃに記憶する。
部クロｌり５に同期して入力データ３Ｂをサンプリング
部２Ｂでサンプリングし、メモリ２Ｃに記憶する。
また、メモリ１２には判定信号ＩＦと判定信号２Ｆが入
力され、サンプリング系１１Ａとサンプリング系ｌＩＢ
の相互の時間的な発生順序を記憶する。
力され、サンプリング系１１Ａとサンプリング系ｌＩＢ
の相互の時間的な発生順序を記憶する。
判定信号ＩＦまたは判定信号２Ｆが出ると、どのサンプ
リング系でサンプリングされたデータなのかをメモリ１
２のアドレスにそれぞれ記憶すると同時に、カウンタ１
３をインクリメントしメモリ１２のアドレスを更新する
。
リング系でサンプリングされたデータなのかをメモリ１
２のアドレスにそれぞれ記憶すると同時に、カウンタ１
３をインクリメントしメモリ１２のアドレスを更新する
。
したがって、メモリ１２とカウンタ１３から、サンプリ
ング系１１Ａに記憶した入力データ３Ａとサンプリング
系１１Ｂに記憶した入力データ３Ｂの時間的な順序関係
を知ることができる。
ング系１１Ａに記憶した入力データ３Ａとサンプリング
系１１Ｂに記憶した入力データ３Ｂの時間的な順序関係
を知ることができる。
次に、クロック判定回路ＩＥの実施例の構成図を第４図
に示す。
に示す。
第４図の２１〜２３はフリップフロップ（以下、ＦＦと
いう。）、２４は排他的論理和（以下、ＥＸＯＲという
。）である。
いう。）、２４は排他的論理和（以下、ＥＸＯＲという
。）である。
第１図のクロック判定回路ＩＥには、第４図のＦＦ２１
〜ＦＦ２３とＥＸＯＲ２４がある。なお、ＦＦ２ ｉ〜
ＦＦ２３のＣＫ端子に加えるクロ、りの立上りでＤ端子
の状態をＱ端子に転送する。
〜ＦＦ２３とＥＸＯＲ２４がある。なお、ＦＦ２ ｉ〜
ＦＦ２３のＣＫ端子に加えるクロ、りの立上りでＤ端子
の状態をＱ端子に転送する。
次に、第４図の動作を第５図のタイムチャートで説明す
る。
る。
第５図（ア）は、クロック４ＡがＡ１、Ｂ１、Ｃ１の場
合の例である。
合の例である。
第５図（ア）のクロック４Ａを第４図のＦＦ２１のＣＫ
端子に加える。
端子に加える。
ＦＦ２１はクロック４Ａが入るたびに出力が反転する構
成なので、ＦＦ２１のＱ端子の波形は第５図（イ）のよ
うになる。
成なので、ＦＦ２１のＱ端子の波形は第５図（イ）のよ
うになる。
第５図（イ）の波形をＦＦ２２のＤ端子に送る。
ＦＦ２２のＣＫ端子には第５図（つ）の内部クロック５
を加えるので、ＦＦ２２のＱ端子の波形は第５図（Ｘ）
になる。
を加えるので、ＦＦ２２のＱ端子の波形は第５図（Ｘ）
になる。
第５図（エンの波形をＦＦ２３のＤ端子とＥＸＯＲ２４
に伝送する。
に伝送する。
ＦＦ２３のＣＫ端子には第５図（つ）の内部クロック５
を加えるので、ＦＦ２３のＱ端子の出力は第５図（オ）
になる。
を加えるので、ＦＦ２３のＱ端子の出力は第５図（オ）
になる。
第５図（オ）の波形をＥＸＯＲ２４に入力する。
ＥＸＯＲ２４の入力には第５図（１）と第５図（オ）が
入るので、ＥＸＯＲ２４の出力である判定信号ＩＦは第
５図（力）になる。
入るので、ＥＸＯＲ２４の出力である判定信号ＩＦは第
５図（力）になる。
第４図のＡＮＤ １５の入力には、第５図（力）の判定
信号ＩＦと第５図（つ）の内部クロック５が入るので、
ＡＮＤ １５は第５図（キ）のようにＡ２、Ｂ２、Ｃ２
の内部クロック５を出力する。
信号ＩＦと第５図（つ）の内部クロック５が入るので、
ＡＮＤ １５は第５図（キ）のようにＡ２、Ｂ２、Ｃ２
の内部クロック５を出力する。
第５図（ア）のＡＩ、ＢｌおよびＣ１にそれぞれ対応す
る内部クロック５が、第５図（キ）のＡ２、Ｂ２および
Ｃ２になる。
る内部クロック５が、第５図（キ）のＡ２、Ｂ２および
Ｃ２になる。
したがって、判定信号ＩＦで第１図のデータラッチＩＡ
をサンプリングしてサンプリン部ＩＢを介してメモリＩ
Ｃに記憶すれば、第１図の入力データ３Ａを内部クロッ
ク５に同期させてメモリＩＣに格納することができる。
をサンプリングしてサンプリン部ＩＢを介してメモリＩ
Ｃに記憶すれば、第１図の入力データ３Ａを内部クロッ
ク５に同期させてメモリＩＣに格納することができる。
次に、第１図のタイムチャートを第６図に示す。
第６図（ア）はクロック４Ａの波形であり、第６図（イ
ンはクロック４Ｂの波形である。
ンはクロック４Ｂの波形である。
第６図（つ）は内部クロック５の波形であり、内部クロ
ック５の１周期を判定周期としている。
ック５の１周期を判定周期としている。
第６図ＣＩ）は判定信号ＩＦの波形であり、第６図（ア
）の信号に応じて発生する。
）の信号に応じて発生する。
第６図（オ）は判定信号２Ｆの波形であり、第６図（イ
）の信号に応じて発生する。
）の信号に応じて発生する。
第６図（力）はアドレスカウンタエ３への人力波形であ
り、第６図（１）と第６図（オ）の発生順になっている
。
り、第６図（１）と第６図（オ）の発生順になっている
。
第６図（キ）はメモリ１２のメモリアドレスであり、第
６図（力）の順に入力される。
６図（力）の順に入力される。
次に、第６図によるメモリＩＣ１メモリ２Ｃおよびメモ
リ１２の内容を第７図に示す。
リ１２の内容を第７図に示す。
メモリ１２に書き込まれた判定信号ＩＦ１２Ｆの「１」
のところに、それぞれメモリＩＣ，２Ｃのデータがある
ことを示す。
のところに、それぞれメモリＩＣ，２Ｃのデータがある
ことを示す。
なお、第１図、第６図および第７図では２つのサンプリ
ング系を例示しているが、サンプリング系の数が増えて
も同しようにして表示することができる。
ング系を例示しているが、サンプリング系の数が増えて
も同しようにして表示することができる。
（ｅ）発明の効果
この発明によれば、複数の異なるサンプリング系におい
て、各サンプリング系の時間的な発生順序を見ることが
できる。
て、各サンプリング系の時間的な発生順序を見ることが
できる。
第１図はこの発明による実施例の構成図、第２図はサン
プリング系の構成図、 第３図はサンプリング系が２つの場合の構成図、第４図
はクロック判定回路ＩＥの実施例の構成図、 第５図は第４図のタイムチャート、 第６図は第１図のタイムチャート、 第７図は第６図によるメモリＩＣ，メモリ２Ｃおよびメ
モリ１２の内容説明図。 ＩＡ・・・・・・データラッチ、ＩＢ・・・・・・サン
プリング部、ＩＣ・・・・・・メモリ、ＩＤ・・・・・
・アドレスカウンタ、ＩＥ・・・・・・クロ、り判定回
路、ＩＦ・・・・・・判定信号、２Ａ・・・・・・デー
タラッチ、２Ｂ・・・・・・サンブリフグ部、２Ｃ・・
・・・・メモリ、２Ｄ・・・・・・アドレスカウンタ、
２Ｅ・・・・・・クロック判定回路、２Ｆ・・・・・・
判定信号、３Ａ・・・・・・入力データ、３Ｂ・・・・
・・入力データ、４Ａ・・・・・・クロック、４Ｂ・・
・・・・クロック、５・・・・・・内部クロック、１１
Ａ〜ＩＩＤ・・・・・・サンプリング系。 １２・・・・・・メモリ、１３・・・・・・アドレスカ
ウンタ、１４・・・・・・ゲート、１５・・・・・・ゲ
ート。 代理人 弁理士 小 俣 欽 司 第 １ 図 内部り０ツク Ｍ２ 図 第 ３ 図 第 ５ 図 イｌ ＦＦ２１のＱ１１１１Ｉ子 （つ内部クロック５ （７）ＦＦ２２のＱ端子 （イ）ＦＦ２３のＱ端子 第 ６ 図
プリング系の構成図、 第３図はサンプリング系が２つの場合の構成図、第４図
はクロック判定回路ＩＥの実施例の構成図、 第５図は第４図のタイムチャート、 第６図は第１図のタイムチャート、 第７図は第６図によるメモリＩＣ，メモリ２Ｃおよびメ
モリ１２の内容説明図。 ＩＡ・・・・・・データラッチ、ＩＢ・・・・・・サン
プリング部、ＩＣ・・・・・・メモリ、ＩＤ・・・・・
・アドレスカウンタ、ＩＥ・・・・・・クロ、り判定回
路、ＩＦ・・・・・・判定信号、２Ａ・・・・・・デー
タラッチ、２Ｂ・・・・・・サンブリフグ部、２Ｃ・・
・・・・メモリ、２Ｄ・・・・・・アドレスカウンタ、
２Ｅ・・・・・・クロック判定回路、２Ｆ・・・・・・
判定信号、３Ａ・・・・・・入力データ、３Ｂ・・・・
・・入力データ、４Ａ・・・・・・クロック、４Ｂ・・
・・・・クロック、５・・・・・・内部クロック、１１
Ａ〜ＩＩＤ・・・・・・サンプリング系。 １２・・・・・・メモリ、１３・・・・・・アドレスカ
ウンタ、１４・・・・・・ゲート、１５・・・・・・ゲ
ート。 代理人 弁理士 小 俣 欽 司 第 １ 図 内部り０ツク Ｍ２ 図 第 ３ 図 第 ５ 図 イｌ ＦＦ２１のＱ１１１１Ｉ子 （つ内部クロック５ （７）ＦＦ２２のＱ端子 （イ）ＦＦ２３のＱ端子 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １ 異なるクロックで動作する複数のサンプリング系を
もつロジックアナライザにおいて、前記サンプリング系
にそれぞれ配置され、前記クロックと内部クロックを入
力とし、その出力により前記内部クロックに同期させて
前記サンプリング系に入力データを記憶させるクロック
判定回路と、 前記クロック判定回路の出力を入力とし、前記サンプリ
ング系の相互の時間的な発生順序を記憶するメモリと、 前記クロック判定回路の出力で動作し、前記メモリのア
ドレスを更新するアドレスカウンタとを備え、 前記サンプリング系に前記クロックが入力するたびにそ
の状態を前記メモリに記憶し、前記サンプリング系の時
間的な発生順序を表示することを特徴とする複数のサン
プリング系をもつロジックアナライザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134711A JPS61292570A (ja) | 1985-06-20 | 1985-06-20 | 複数のサンプリング系をもつロジックアナライザ |
| US06/875,817 US4697138A (en) | 1985-06-20 | 1986-06-18 | Logic analyzer having a plurality of sampling channels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134711A JPS61292570A (ja) | 1985-06-20 | 1985-06-20 | 複数のサンプリング系をもつロジックアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292570A true JPS61292570A (ja) | 1986-12-23 |
| JPH0362228B2 JPH0362228B2 (ja) | 1991-09-25 |
Family
ID=15134811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134711A Granted JPS61292570A (ja) | 1985-06-20 | 1985-06-20 | 複数のサンプリング系をもつロジックアナライザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4697138A (ja) |
| JP (1) | JPS61292570A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194136A (ja) * | 1984-10-15 | 1986-05-13 | Anritsu Corp | デイジタル信号処理装置 |
| JPS6193962A (ja) * | 1984-10-15 | 1986-05-12 | Anritsu Corp | パタ−ントリガ付オシロスコ−プ |
| US4949252A (en) * | 1985-10-17 | 1990-08-14 | Technology 80, Inc. | Computer channel analyzer with monitoring and selective display of predetermining events and related data |
| US4823076A (en) * | 1986-03-17 | 1989-04-18 | Tektronix, Inc. | Method and apparatus for triggering |
| DE3611872C1 (de) * | 1986-04-09 | 1987-04-30 | Rohle & Schwarz Gmbh & Co Kg | Logikanalysator |
| US4777616A (en) * | 1986-05-12 | 1988-10-11 | Outlook Technology, Inc. | Increased resolution logic analyzer using asynchronous sampling |
| US4751721A (en) * | 1987-02-11 | 1988-06-14 | Digital Equipment Corporation | Apparatus and method for testing contact interruptions of circuit interconnection devices |
| US4977514A (en) * | 1987-05-08 | 1990-12-11 | Hewlett Packard Company | Overlaid digital waveforms display |
| US4924468A (en) * | 1987-11-30 | 1990-05-08 | Kontron Holding Ag | Logic analyzer |
| US4941115A (en) * | 1988-06-20 | 1990-07-10 | International Business Machines Corporation | Hand-held tester for communications ports of a data processor |
| US4907229A (en) * | 1988-06-23 | 1990-03-06 | The United States Of America As Represented By The Secretary Of The Navy | Selective multimode/multiconfigurable data acquisition and reduction processor system |
| US5404504A (en) * | 1993-05-04 | 1995-04-04 | International Business Machines Corporation | Trace tool for serial, optical interface |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195258A (en) * | 1977-03-01 | 1980-03-25 | Intel Corporation | Logic analyzer for integrated circuits, microcomputers, and the like |
| JPS5813864B2 (ja) * | 1979-11-26 | 1983-03-16 | 岩崎通信機株式会社 | ロジツク信号観測装置 |
| US4425643A (en) * | 1981-06-08 | 1984-01-10 | Tektronix, Inc. | Multi-speed logic analyzer |
| US4513395A (en) * | 1983-03-25 | 1985-04-23 | Northwest Instrument Systems, Inc. | Apparatus and method for acquiring multiple groups of data signals from a synchronous logic system |
-
1985
- 1985-06-20 JP JP60134711A patent/JPS61292570A/ja active Granted
-
1986
- 1986-06-18 US US06/875,817 patent/US4697138A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4697138A (en) | 1987-09-29 |
| JPH0362228B2 (ja) | 1991-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61292570A (ja) | 複数のサンプリング系をもつロジックアナライザ | |
| US8370537B2 (en) | Trigger router and test system including the trigger router | |
| US5548794A (en) | Data processor and method for providing show cycles on a fast multiplexed bus | |
| US4525667A (en) | System for observing a plurality of digital signals | |
| US6614798B1 (en) | Asynchronous FIFO increment and decrement control for interfaces that operate at differing clock frequencies | |
| JPS6162963A (ja) | 小さなレジスタから大きなレジスタにデータワードを転送するための方法と装置 | |
| JPS61294375A (ja) | サンプリングデ−タの発生順序判定方法 | |
| JPH0450784A (ja) | 半導体集積回路 | |
| CN111699474A (zh) | 中断信息存储设备及可移动平台 | |
| JPH0675015A (ja) | パターン信号発生器に同期したａｃ測定電圧印加回路 | |
| JPS59178557A (ja) | 計数装置 | |
| JP3052579B2 (ja) | Ｉｃテスタのストローブマスク回路 | |
| SU1608677A2 (ru) | Адаптер канал - канал | |
| KR100262857B1 (ko) | 고속 데이터 수집 시스템에서의 트리거 위치 판별 방법 | |
| JPS63198875A (ja) | 特定デ−タ検出回路 | |
| JPH05241878A (ja) | 時間測定装置 | |
| KR100246561B1 (ko) | 비동기 전송 모드 스위치의 라우팅 테크 해석회로 | |
| JPS6111803Y2 (ja) | ||
| JPS63222275A (ja) | スキヤンパス方式フリツプフロツプ回路 | |
| JPS5892048A (ja) | トレ−サ | |
| JPH0653819A (ja) | 同期式カウンタ | |
| CN108846285A (zh) | 样机管理方法及样机管理系统 | |
| JPH0291897A (ja) | 半導体装置 | |
| JPH0330510A (ja) | デジタル時分割多重積分回路 | |
| JPS6222084A (ja) | パタ−ン発生回路 |