JPS6222084A - パタ−ン発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、「考案の目的」 （産業上の利用分野） 本考案は、ＩＣテスタ〈メモリＩＣのテスト）に用いら
れるパターン発生回路の動作スピードを速めるための改
善に関するものである。

（従来の技術） １ＣテスタでメモリＩＣを検査する場合、メモリＩＣの
アドレス、例えば、Ａ　Ｌ　”’−Ａ　ｎまでを指定し
て、この内容を順に読み出すようなことが度々行なわれ
る。その場合、１アドレスごとにデータを読み出す場合
もあれば、ｋステップごとのアドレスでデータを読み出
すこともある。このような動作の時に、このアドレス信
号を順に出力する回路として用いられるのが、本明細書
で論じるパターン発生回路である。このパターン発生回
路は一般に、アルゴリズミック・パターン・ジェネレー
ション回路（通常、ＡＰＧ回路と略称されている）と呼
ばれている。

第３図は従来のパターン発生回路の構成例を示した図で
あり、第４因はパターン発生回路の周辺の構成を示した
図であり、第５図は第３図装置のタイムチャートである
。

第３図において、１は第１のデータセレクタであり、初
期データ（ｘｏ）と、後述するＡＬＵ９からの信号のう
ち、どちらかをＳＥＴ、Ｘ信号により選択して次段に出
力するものである。３はＸレジスタであり、第１のデー
タセレクタ１からの信号をゲートからのクロック信号に
同期して次段に転送するものである。５と７は定数レジ
スタであり、定数レジスタ５は、例えば定数Ｘ、をＡＬ
Ｕ９に出力する。また、定数レジスタ７は、例えば定数
ｘＨを後述する比較器１１に出力する。９はＡＬＵ（演
算論理ユニット・ａｒｉｔｈｌｌｌｅｔｉｃ　ｌｏｇｉ
ｃ　Ｕｎｉｔ　）であり、２つのレジスタに入っている
データを導入し、論理演算を行なうものである。１１は
比較器であり、Ｘレジスタ３と定数レジスタ７の出力を
比較しその結果を後述するシーケンサ回路へ出力するも
のである。１３はゲートであり、クロック信号とゲート
１３を制御するＸ、イネーブル信号（以下、ｘ、ＥＮＢ
と略す）を導入し、Ｘレジスタ３にクロック信号を与え
る。Ｘレジスタ３の出力がパターン発生回路の出力信号
ＳＡとなる。

以下、第３図に示す従来装置の動作を説明する。

■　ＳＥＴ、Ｘ信号が’ｌｏｗ”であると第１のデータ
セレクタ１は初°期データを選択し、Ｘレジスタ３に初
期データＸｏ°をセットする。また、°２つの定数レジ
スタ５．７へそれぞれＸｓ＋ＸＮの値をセットする。

■　次に、ＳＥＴ、ｘ信号が“”ｈｉｇｈ”となると、
第１のデータセレクタ１はＡＬＵ　　９側からの信号を
選択する。

■　Ｘレジスタ３の１ｍ　Ｘ　ｏと定数レジスタ５の出
力Ｘ５をＡＬＬＪ　　９により加算する。この出力（’
Ｘｏ＋Ｘｓ）が、ＡＬｔＪ　　９→第１のデータセレク
タ１を介してＸレジスタ３の更新された入力となる。

■　もし、Ｘ、ＥＮＢが”ｌｏｇ”であれば、クロック
信号の立下りに同期して（Ｘｏ　＋Ｘｓ　）が、Ｘレジ
スタ３にセットされ、新しい内容となる。　　　　　　
「■　上記■、■の動作を繰返す。

■　もし、ｘ、ＥＮＩ３が°ｌｈｉ、ｉ、１１であれば
、クロック信号がＸレジスタ３のｅｌｋ入力に伝わらな
いのでＸレジスタ３の出力Ｘは変化しない。

■　Ｘレジスタ３の出力値が増加又は減少してＸ−ＸＮ
となった時、比較器１１はＸ−ＸＮになった旨をシーケ
ンサ回路に伝達する。

このパターン発生回路は、第４図に示すように、マイク
ロメモリ４０に山かれたマイクロプログラムによって制
御される。このマイクロメモリ４０のアドレスを指定し
、パターンの発生を制御するのがシーケンサ回路３０で
ある。

（考案が解決しようとする問題点〕 以上のような第３図の従来手段の動作周期を更に短縮し
たいという要望がある。第３図の動作周期を第５図を参
照しながら説明する。

最初のサイクルは、Ｘレジスタ３に初期データＸｏをセ
ットする命令とする。この命令に従い、クロックの立上
エツジからｔ１時間遅れてマイクロプログラムは、その
命令に従った内容に変化する。即ち、ｔｌはバイブライ
ンレジスタにおける遅延時間である。また、この命令を
受けて、ＳＥ初期データＸｏがＸレジスタ３の入力端子
へ時刻Ｔ１に到達する。即ち、ｔ２は第１のデータセレ
クタ１における遅延時間である。

クロックを立下げるタイミングは、この第１のデータセ
レクタ１の内容が変化した後でなければならない。その
理由は、初期データＸＯ以前の不確定なデータが次段に
出力してしまうためである。

そこで、第５図に示すように時刻Ｔ＋からδ時間遅れて
、クロックは立下がるように制御されている。しかし、
パターン発生回路の動作を速めるためには、このδをで
きるだけＯに近付けることが望ましい。

クロックの立下りから遅れ時間１．の侵（時刻Ｔ２）に
Ｘレジスタ３の出力がＸＯとなる。即ち、ｔ３はＸレジ
スタ３における遅延時間である。ＡＬＵ’９の出力がｔ
４後に確定し、データセレクタ１でｔ５”ｌｌれた模、
Ｘレジスタ３の入力端子に新たな信号（Ｘｏ　＋Ｘｓ　
）が到達する。以後は゛７二ＥＮＢにしたがってＸｓの
値が加算される。

なお、ｔ２とｔ５は、どちらも第１のデータセレクタ１
による時間遅れであるが、その違いは、次のとおりであ
る。ｔ２の遅れはＳＥＴ、ｘ信号が変化した場合、その
変化に応じて第１のデータセレクタの出力が変わるまで
の遅延時間である。

一方、ｔ５の遅れはＳＥＴ、ｘ信号は変化せず、ＡＬＵ
９からの信号が変化した場合、その変化により第１のデ
ータセレクタの出力が変化するまでの遅延時間である。

パターン発生回路の出力ＳＡは次のサイクルより、例え
ば時間ｔ６だけ前に確定することが要求されている。こ
の理由は、このパターン発生回路の出力信号を受信する
次段の回路条件により決定されるためである。

パターン発生回路を高速で動作させようとするとき、即
ち、ｔＲｔ、、伽　の値を小さくしようとする場合、上
述の理由により時間ｊｈ　　（クロックの立下り）を速
めることはできない。最小の動作周期（上述の遅れ時間
δ−〇とした場合）のｔＲＬ□は、次式で表わされる。

を岡艶″−ｔＩ＋ｔ２　＋ｊ３＋ｔｅ ここでは、 １、＋１２＋１＝　＋１．＞１３＋１４＋１゜とした（
通常の■Ｃ°ではこの場合が多い故）。しかし、この関
係が成立しない場合は、最小の動作周期ｔ、此。°は、
ｔＲＬｔＱ−ｔｍ　＋　ｔ’４　＋　ｊ　５　　となる
。

本考案の目的は、上記の式で表わされるｔｍ。ｅの動作
周期を更に小さくした高速のパターン発生回路を提供す
ることである。

口、「考案の構成」 〔問題点を解決するための手段〕 本考案は、上記問題点を解決するために、従来の回路（
第３図）に対して第２のデータセレクタを新たに設け、
この第２のデータセレクタに第１のデータセレクタ出力
とＸレジスタの出力とを加え、この２つの信号の選択を
ｘ、ＥＮＢ信号で切替え、この第２のデータセレクタの
出力をパター　　　　　「ン発生回路の出力ＳＡとした
ものである。

〔実施例〕

以下、図面を用いて本考案を詳しく説明する。

第１図は、本考案に係るパターン発生回路の一実施例を
示した図である。第１図の構成が第３図と異なる点は、
第３図の構成に対して、新たに第２のデータセレクタ１
５を設けたこと、そして、この第２のデータセレクタ１
５にＸレジスタ３の出力と第１のデータセレクタ１の出
力を導入するようにしたこと、また、この第２のデータ
セレクタ１５のセレクタ信号としてｘ　−ＥＮ８信９を
用い上記導入した２つの信号のうちどちらを選ぶかを制
御するようにしたこと、及びこの第２のデータセレクタ
１５の出力をパターン発生回路の出力信号として取出す
ようにしく第３図はＸレジスタ３の出力をパターン発生
回路の出力信号としている）、また、この出力信号を比
較器１１に導入して定数ＸＮと比較し、その結果をシー
ケンサ回路に転送するようにした点である。以上のほか
は、第３図の装置と同じ構成であるため、そのほかの構
成説明は省略する。

第２図は第１図回路のタイムチャートであり、この第２
図を参照しながら第１図回路の動作を説明する。なお、
第２のデータセレクタ１５の出力以外は第５図と同じで
ある。

以下の説明では、Ｘ−ＥＮＢが“ｌｏｗ”の場合に、第
２のデータセレクタ１５において、第１のデータセレク
タ１からの信号が選択され、“旧ｇ　ｈ　”の場合はＸ
レジスタ３からの信号が選択されるものとする。

（１）　　マイクロプログラムがデコードされテＸ　−
ＥＮＢ信号がｌｏｗ”になると、第２のデータセレクタ
１５は、第１のデータセレクタ１の出力を選択するよう
に切替わる（ｔ＋　＋ｔｔ　＋ｊｅとなった時刻）。

（２）　　時刻Ｔ１で確定した初期データＸｏは、１、
−の遅れの後、時刻Ｔ３でパターン発生回路の出力Ｓ１
となる。従って、動作周期は、ｔＲＬｔｅ＝＝ｔ、　＋
ｔ、　＋ｔ、　′＋ｔ６　　である。

ここでｔ６は、従来例（第５図）の場合と同じく、次の
サイクルまでの必要な時間である。もし、ｔ、＋１２＋
１＝　′＋ｔ６＜ｔｍ　＋ｔ、＋ｔ５であれば、最小な
動作周期ｔ　ｌ２Ｌｔｅは１、、、−１３＋　１．＋　
１５　となる。Ｘ　−ＥＮＢが”ｈｉｇｈ”になったと
き、第２のデータセレクタ１５は、時刻（ｔｌ　＋ｔ７
　＋ｊ＠　）にＸレジスタの出力データを出力する。も
し、 ｔ、＋ｔ、＋ｔｅ　＞ｔ、＋ｔ、＋ｔ５−であれば、を
岡、、−１，＋１．＋１．＋１．どなる。

次に、本考案の回路（第１図）と従来の回路（第３図）
の最小の動作周期ｔＲａｔ＠を比較説明する。第２図に
本考案の回路による最小の動作周期をｔｋし２とし、従
来の回路によるそれをｔｍｔｓ　ｌとして図示しである
。

（イ）　第３図の回路（従来の回路） ｔｋ、、、ｘｊ＋　＋ｔ２＋ｔ、＋ｔｓ又は ｔ帆ｅ１〜ｊ３＋ｔ’４＋ｔｓ の大きい方である。

（ロ）　第１図の回路（本考案に係る回路）”ＰＬ”Ｆ
ｚ２謡１．＋１＝　＋１．−＋１゜又は ｔ８ヤｅ、−ｔ３　＋ｔ４＋ｔ＝ 又は ｔ紙ｔｅ　２−ｔ、＋ｔ、＋ｔａ　　＋ｔｓの大きい方
である。

ｔ、＋ｔ、＋ｔ３　＋ｔ、＞ｔ３　＋ｔ４＋ｔ４５・・
・（１） ｔ、＋ｔ２　＋ｔ、＝＋ｔ、＞ｔ３　＋ｔ４＋ｔ。

・・・（２）　　　　　　Ｆ ｔ、＋ｔ２　＋ｔ、−＋ｔ、＞ｔ＋　＋ｔ、＋ｔθ＋１
．　　　・・・（３） とした場合、（１）、（り、（３）式が成立している時
、第１図の回路と第３図の回路との最小の動作周期の差
Δｔ　　は、（４）式で表わされる。

＋２＋１ＬｔＪ Δを離馳　−ｔＲ（ＬｔＱ　２　　　ｔ、耽、１−ｔラ
　−−ｔコ・・・（４） ここで、ｔ３：Ｘレジスタ３の遅れ ｔ５′：第２のデータセレクタ１５の遅れである。

次に具体的に、５−ＴＴＬ（ショットキ・ＴＴＬ・・・
一般に市販されている所謂商品名　７４ｓ３７４形と７
４ｓ１５７形のＩＣ）を例にとって、説明すると、ｔ、
　　　（７４ｓ３７４）　　−１７ｎｓ（ｗａｘ　　）
ｔ、　　′　（７４ｓ１５７）　　−７，５ｎｓ（ｗａ
ｘ　　）であるから、　Δｔｇ社ｅ−−９，５ｎｓが得
られる。従って、動作周期は、−９，５ｎｓ改善できる
。

（１）、（２）式が成立しないときは、Δ１に帥ｅ−０
となり改善されないことになるが、５−ＴＴＬを使用し
たパターン発生回路の例では、 ｔ　　、　　＋　　ｔ、　　＋　　ｔ、　　′　＋　　
ｔ、　　−７６，５ｎｓ（ａ＋ａｘ　　）ｔ　　３　＋
　　ｔ、　　＋　　ｔ、　　−６４ｎｓ（ｗａｘ　　）
（ただし、１の加算） ｔ　ｌ　＋　ｔ、　＋　ｔ、　＋　ｔ、　−７４ｎＳ（
ｌｌａＸ　）であり、（１）〜（３）式が成立している
。

ハ、「本考案の効果」 以上述べたように、本考案に係るパターン発生回路によ
れば動作周期が小さいので、このようなパターン発生回
路を用いたＩＣテスタは、検査対象のメモリアドレスを
高速にアクセスすることができる。

【図面の簡単な説明】

第１図は本考案に係るパターン発生回路の一実施例を示
した図、第２図は第１図回路のタイムチャート、第３図
は従来のパターン発生回路の構成例を示した図、第４図
はパターン発生回路の周辺の構成を示した図、第５図は
第３図装置のタイムチャートである。 １・・・第１のデータセレクタ、３・・・Ｘレジスタ、
５．７・・・定数レジスタ、９・・・ＡＬＵ、１１・・
・比較器１５・・・第２のデータセレクタ。 手続補正書彷式〕 １．事件の表示　　　　　　特願昭６０−１６２３５８
号２、発明の名称　　　　　　パターン発生回路３、補
正する者 事件との関係　　　　　特許出願大 佐　　　所　　　　　東京都武蔵野市中町２丁目９ｍ）
３２号名　　　称　　　　　（６５０）　　積河北辰電
機株式会社４、代理人 住　　　所　　　　　東京都武蔵野市中町２丁目９番３
２号槙河北辰電機株式会社内 〒１８０置（大代）　０４２２　（５４）　１１１１５
、補正命令の日付 昭和６０年１０月２９日 ６、　補正の対象 （１）明細書の「１、発明の名称」　「２、特許請求の
範囲」　［３、発明の詳細な説明」の各項７、補正の内
容 （１）明細書第１頁第２行、「考案の名称」を「発明の
名称」と補正する。 （２）明細書第１頁第４行、［実用新案登録請求の範囲
」を「特許請求の範囲」と補正する。 （３）明細書第１頁第１８行、「考案の詳細な説明」を
「発明の詳細な説明」と補正する。

Claims (1)

【特許請求の範囲】
1. 第１のデータセレクタと、この第１のデータセレクタで
   選択された信号を一旦格納するｘレジスタと、第１の定
   数レジスタと、第２の定数レジスタと、ｘレジスタの出
   力と第１の定数レジスタの出力との演算をするＡＬＵと
   、第２の定数レジスタの出力と出力信号（Ｓ＿Ａ）との
   比較を行なう比較器とを備えたパターン発生回路におい
   て、第２のデータセレクタを具備し、この第２のデータ
   セレクタに第１のデータセレクタの出力とｘレジスタの
   出力とを加え、この２つの信号の選択をｘ、ＥＮＢ信号
   で切替え、第２のデータセレクタの出力を出力信号（Ｓ
   ＿Ａ）としたパターン発生回路。