JPS5892048A - トレ−サ - Google Patents
トレ−サInfo
- Publication number
- JPS5892048A JPS5892048A JP56190301A JP19030181A JPS5892048A JP S5892048 A JPS5892048 A JP S5892048A JP 56190301 A JP56190301 A JP 56190301A JP 19030181 A JP19030181 A JP 19030181A JP S5892048 A JPS5892048 A JP S5892048A
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- JP
- Japan
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- signal
- state
- input signal
- trigger
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トレーサ（状態履歴記憶装置）に関する。
従来のトレーサは、入力信号が予め設定されたトリガ条
件を満足したときトリガ信号を出力するトリガ発生手段
と、前記トリガ信号が供給されたときに第１の状態であ
れば第２の状態に遷移し書込終了信号が供給されたとき
に前記第１の状態に遷移する状態信号を出力する状態表
示手段と、前記状態信号が前記第１の状態を示している
ときにクロック信号が供給されるごとに前記入力信号を
書き込んで配憶し前記状態信号が第２の状態に遷移した
ときに記憶した前記入力信号の読出を開始する第ｌの記
憶手段と、前記第１の記憶手段から読み出した入力信号
を書き込んで記憶し書込の終了時に前記書込終了信号を
出力し表示手段に表示するために記憶された入力信号が
読み出される第２の記憶手段とを含んで構成される。
件を満足したときトリガ信号を出力するトリガ発生手段
と、前記トリガ信号が供給されたときに第１の状態であ
れば第２の状態に遷移し書込終了信号が供給されたとき
に前記第１の状態に遷移する状態信号を出力する状態表
示手段と、前記状態信号が前記第１の状態を示している
ときにクロック信号が供給されるごとに前記入力信号を
書き込んで配憶し前記状態信号が第２の状態に遷移した
ときに記憶した前記入力信号の読出を開始する第ｌの記
憶手段と、前記第１の記憶手段から読み出した入力信号
を書き込んで記憶し書込の終了時に前記書込終了信号を
出力し表示手段に表示するために記憶された入力信号が
読み出される第２の記憶手段とを含んで構成される。
次に、従来のトレーサについて、図面を参照して説明す
る。
る。
第１図は従来の一例を示すブロック図で、第１図に示す
トレーサは、入力信号１００を記憶する記憶装置１と、
表示用の記憶装置２と、表示装置３と、記憶装置１のア
ドレスを与えるカウンタ４と、記憶装置２のアドレスを
与えるカウンタ５と、トリガ信号を出力するトリガ発生
回路６と、記憶装置ｌから記憶装置２ヘデータ移送中で
あることを示すフリップフロップ１２と、記憶装置１へ
入力信号を記憶中であることを表示するフリップフロッ
プ１１と、遅延回路１０．１４と、アンドゲート７．８
と、オアゲート９，１８および入力信号のサンプルタイ
ミングを与えるクロック信号１０５と表示装置制御用の
クロック信号１０６とから構成される。
トレーサは、入力信号１００を記憶する記憶装置１と、
表示用の記憶装置２と、表示装置３と、記憶装置１のア
ドレスを与えるカウンタ４と、記憶装置２のアドレスを
与えるカウンタ５と、トリガ信号を出力するトリガ発生
回路６と、記憶装置ｌから記憶装置２ヘデータ移送中で
あることを示すフリップフロップ１２と、記憶装置１へ
入力信号を記憶中であることを表示するフリップフロッ
プ１１と、遅延回路１０．１４と、アンドゲート７．８
と、オアゲート９，１８および入力信号のサンプルタイ
ミングを与えるクロック信号１０５と表示装置制御用の
クロック信号１０６とから構成される。
次に、第１図を使用して、従来のトレーサの動作を順次
説明する。
説明する。
フリップフロップ１１はＩｌｌに初期設電されている。
（電源投入時）
入力信号１００（サンプルモード、ラッチモード勢のモ
ードに従ってすでに既知の方法で加工されたもの）をク
ロック信号１０５とフリップフロップ１１の出力信号１
１４とがアンドゲート７で論理積がとられ、その出方信
号１０７が記憶装置１の書込信号として使用されて、カ
ウンタ４で示されるアドレスへ書込み、その後、オアゲ
ート９゜遅延回路１０を経た信号１１０により、カウン
タが更新される。クロック信号１０５の出力毎に上記動
作により、入力信号１００が記憶装置ｌへ書き込まれて
いく。
ードに従ってすでに既知の方法で加工されたもの）をク
ロック信号１０５とフリップフロップ１１の出力信号１
１４とがアンドゲート７で論理積がとられ、その出方信
号１０７が記憶装置１の書込信号として使用されて、カ
ウンタ４で示されるアドレスへ書込み、その後、オアゲ
ート９゜遅延回路１０を経た信号１１０により、カウン
タが更新される。クロック信号１０５の出力毎に上記動
作により、入力信号１００が記憶装置ｌへ書き込まれて
いく。
あるタイミングで、トリガ条件が満足されると、トリガ
発生回路６でトリガ信号１１１が出力される。このトリ
ガ信号１１１が１１＠となるとフリップフロップ１２が
セットされて、フリップフロップ１１およびカウンタ４
，５がリセットされる。
発生回路６でトリガ信号１１１が出力される。このトリ
ガ信号１１１が１１＠となるとフリップフロップ１２が
セットされて、フリップフロップ１１およびカウンタ４
，５がリセットされる。
フリップフロップ１２がセットされて、カウンタ４，５
がリセットされたことにより、記憶装置１に記憶されて
いた入力信号が記憶装置２へ、信号１０１を経て、クロ
ック信号１０６とフリップフロップ１２の出力信号１１
５とがアンドゲート８で論理積がとられ九書込信号によ
ってアドレス、Ｏから順次移送される。
がリセットされたことにより、記憶装置１に記憶されて
いた入力信号が記憶装置２へ、信号１０１を経て、クロ
ック信号１０６とフリップフロップ１２の出力信号１１
５とがアンドゲート８で論理積がとられ九書込信号によ
ってアドレス、Ｏから順次移送される。
カウンタ５がオーバーフローすると信号１１２が■１１
となってフリップフロップ１２がリセットされてフリッ
プフロップ１１がセットされ記憶装置１から記憶装置２
へのデータ移送が終了し再び記憶装置１への書込みが開
始される。表示装置３は、記憶装置２へのデータ移送が
終了したことを信号１１５により知り、クロック信号１
０６によって記憶装置２に配憶した表示のための入力信
号を順次読み出して、既知の方法で表示を行う。
となってフリップフロップ１２がリセットされてフリッ
プフロップ１１がセットされ記憶装置１から記憶装置２
へのデータ移送が終了し再び記憶装置１への書込みが開
始される。表示装置３は、記憶装置２へのデータ移送が
終了したことを信号１１５により知り、クロック信号１
０６によって記憶装置２に配憶した表示のための入力信
号を順次読み出して、既知の方法で表示を行う。
このように、従来のトレーサは、入力信号をサンプルし
たデータを記憶する記憶装置１と、記憶装置１に記憶し
た入力信号を受けて表示するための記憶装置２を有し、
記憶装置１から記憶装置２へ記憶した入力信号を移送し
ている間に記憶装置１に供給される入力信号は記憶装置
ｌには記憶されない。
たデータを記憶する記憶装置１と、記憶装置１に記憶し
た入力信号を受けて表示するための記憶装置２を有し、
記憶装置１から記憶装置２へ記憶した入力信号を移送し
ている間に記憶装置１に供給される入力信号は記憶装置
ｌには記憶されない。
すなわち、入力信号の採取もれが発生する。このときに
、入力信号にもとづくトリガ条件が満足されても、発生
したトリガ信号は抑圧されることとなる。それゆえ、こ
のように抑圧されたトリガ信号が最後の場合、すなわち
、エラーが発生したことにより、以後のトリガ信号が発
生しないように停止し大場合には、最後のトリガ信号に
対する入力信号が確保されないため、障害の解析が容易
でないという事態が発生する。
、入力信号にもとづくトリガ条件が満足されても、発生
したトリガ信号は抑圧されることとなる。それゆえ、こ
のように抑圧されたトリガ信号が最後の場合、すなわち
、エラーが発生したことにより、以後のトリガ信号が発
生しないように停止し大場合には、最後のトリガ信号に
対する入力信号が確保されないため、障害の解析が容易
でないという事態が発生する。
すなわち、従来のトレーサは障害の解析が容易でなくな
る事態が発生するという欠点があった。
る事態が発生するという欠点があった。
本発明の目的は、障害の解析が容易にできるトレーサを
提供することＫある。
提供することＫある。
すなわち、本発明の目的は、入力信号を記憶する記憶装
置を２個有し、前記２個の記憶装置のどちらにサンプル
したデータを格納するかを指示する手段と最後のトリガ
が発生した時のデータを保持している記憶装置に格納さ
れているデータを出力する手段を有することにより、上
記欠点を解決し、最後のトリガが発生した時の入力信号
の履歴を採敢できるようにしたトレーサを提供すること
にある。
置を２個有し、前記２個の記憶装置のどちらにサンプル
したデータを格納するかを指示する手段と最後のトリガ
が発生した時のデータを保持している記憶装置に格納さ
れているデータを出力する手段を有することにより、上
記欠点を解決し、最後のトリガが発生した時の入力信号
の履歴を採敢できるようにしたトレーサを提供すること
にある。
本発明のトレーサは、入力信号が予め設定されたトリガ
条件を満足したときトリガ信号を出力するトリガ発生手
段と、前記トリガ信号が供給されたときに第１の状態お
よび第２の状態を交互にくりかえず状態信号を出力する
状態表示手段と、前記状態信号が前記第１の状態を示し
ているときにクロ、り信号が供給されるごとに前記入力
信号を書き込んで記憶し前記状態信号が第２の状態に遷
移したときに記憶した前記入力信号の読出な開始する第
１の記憶手段と、前記状態信号が前記第２の状態を示し
ているときにクロック信号が供給されるごとに前記入力
信号を書き込んで記憶し前記状態信号が第１の状態に遷
移したときに記憶した前記入力信号の読出を開始する第
２の記憶手段と、前記状態信号が第２の状態を示してい
るときに前記第１の記憶手段から読み出した人力信号を
選択し前記状り信号が第１の状態を示しているときに前
記第２の記憶手段から読み出した入力信号を選択する選
択手段と、選択された入力信号を書き込んで記憶し表示
手段に表示するために記憶された入力信号が読み出され
る＠３の記憶手段とを含んで構成される。
条件を満足したときトリガ信号を出力するトリガ発生手
段と、前記トリガ信号が供給されたときに第１の状態お
よび第２の状態を交互にくりかえず状態信号を出力する
状態表示手段と、前記状態信号が前記第１の状態を示し
ているときにクロ、り信号が供給されるごとに前記入力
信号を書き込んで記憶し前記状態信号が第２の状態に遷
移したときに記憶した前記入力信号の読出な開始する第
１の記憶手段と、前記状態信号が前記第２の状態を示し
ているときにクロック信号が供給されるごとに前記入力
信号を書き込んで記憶し前記状態信号が第１の状態に遷
移したときに記憶した前記入力信号の読出を開始する第
２の記憶手段と、前記状態信号が第２の状態を示してい
るときに前記第１の記憶手段から読み出した人力信号を
選択し前記状り信号が第１の状態を示しているときに前
記第２の記憶手段から読み出した入力信号を選択する選
択手段と、選択された入力信号を書き込んで記憶し表示
手段に表示するために記憶された入力信号が読み出され
る＠３の記憶手段とを含んで構成される。
すなわち、本発明のトレーサは、入力信号をあらかじめ
設定されたタイミングでサンプルして、内部の記憶装置
に格納するとともに前記記憶装置のアドレスを更新する
手段を有し、あらかじめ設定されたトリガ蟻件が満足さ
れると前記記憶装置に前記入力信号を格納することを停
止し、前記記憶装置に格納されているデータを出力する
手段を有するトレーサにおいて、前記内部の記憶装置を
２個有し、前記２伽の記憶装置のどちらにサンプルした
データを格納するかを指示する手段と前記あらかじめ設
定されたトリガ争件が最後に満足された時のデータを保
持している記憶装置に格納されているデータを出力する
手段を有して構成される。
設定されたタイミングでサンプルして、内部の記憶装置
に格納するとともに前記記憶装置のアドレスを更新する
手段を有し、あらかじめ設定されたトリガ蟻件が満足さ
れると前記記憶装置に前記入力信号を格納することを停
止し、前記記憶装置に格納されているデータを出力する
手段を有するトレーサにおいて、前記内部の記憶装置を
２個有し、前記２伽の記憶装置のどちらにサンプルした
データを格納するかを指示する手段と前記あらかじめ設
定されたトリガ争件が最後に満足された時のデータを保
持している記憶装置に格納されているデータを出力する
手段を有して構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第２図は、本発明の一與施例を示すブロック図で、＠２
図に示すトレーサは入力信号１００を記憶する記憶鋏［
１−１，１−２と、表示用の記憶装置２と１表示装置Ｉ
１３と、記憶装置１−１．１−２のアドレスを与えるカ
ウンタ４−１．４−２と、配憶装置１２のアドレスを与
えるカウンタ５と、トリガ信号を出力するトリガ発生回
路６−１．６−２と、セレクタ１６と、記憶鋏［１１−
１，１−２から記憶装置２ヘデータ移送中であることを
示すフリップフロップ１２−１．１２−２と、記憶装置
１−１．１−２のどちらへ入力信号を記憶するかを指示
するフリップフロップ１９と、遅延回路ｌ０−１．１０
−２．１４と、アンドゲート？−１゜７−２．８−１．
８−２．１７と、オアゲートＩ’？−１，９−２，１５
−１，１５−２，１８，２０゜２１、および、入力信号
のサンプルタイミングを与えるクロック信号１０５と表
示装置制御用クロック信号１０６とから構成される。
図に示すトレーサは入力信号１００を記憶する記憶鋏［
１−１，１−２と、表示用の記憶装置２と１表示装置Ｉ
１３と、記憶装置１−１．１−２のアドレスを与えるカ
ウンタ４−１．４−２と、配憶装置１２のアドレスを与
えるカウンタ５と、トリガ信号を出力するトリガ発生回
路６−１．６−２と、セレクタ１６と、記憶鋏［１１−
１，１−２から記憶装置２ヘデータ移送中であることを
示すフリップフロップ１２−１．１２−２と、記憶装置
１−１．１−２のどちらへ入力信号を記憶するかを指示
するフリップフロップ１９と、遅延回路ｌ０−１．１０
−２．１４と、アンドゲート？−１゜７−２．８−１．
８−２．１７と、オアゲートＩ’？−１，９−２，１５
−１，１５−２，１８，２０゜２１、および、入力信号
のサンプルタイミングを与えるクロック信号１０５と表
示装置制御用クロック信号１０６とから構成される。
次に、第２図を使用して、第２図に示すトレーサの動作
を順次観明する。
を順次観明する。
フリップフロップ１９が、１１１の状態の場合について
説明する。
説明する。
入力信号１００（サンプルモード、ラッチモード勢のモ
ードに従ってすでに既知の方法で加工され九ものである
。）をクロック信号１０５とフリップフロップ１９の出
力信号１２１とがアンドゲート７−１で論理積がとられ
、その出力信号１０７−が記憶装置１−１０書込信号と
して使用されて、カウンタ４−１で示されるアドレスへ
書き込み、その後、オアゲート９−１．遅延回路１０−
１を経た信号１１０−１により、カウンタが史新される
。クロック信号１０５の出力毎に上記動作によυ、入力
信号１００が記憶装置１−１へ書き込まれていく。
ードに従ってすでに既知の方法で加工され九ものである
。）をクロック信号１０５とフリップフロップ１９の出
力信号１２１とがアンドゲート７−１で論理積がとられ
、その出力信号１０７−が記憶装置１−１０書込信号と
して使用されて、カウンタ４−１で示されるアドレスへ
書き込み、その後、オアゲート９−１．遅延回路１０−
１を経た信号１１０−１により、カウンタが史新される
。クロック信号１０５の出力毎に上記動作によυ、入力
信号１００が記憶装置１−１へ書き込まれていく。
あるタイミングで、トリガ条件が満足されるとトリオ発
生回路６−１でトリガ信号１１１−１が出力される。こ
のトリガ信号１１１−１が１１１となるとフリップフロ
ップ１２−１がセットされ、フリップフロップ１９およ
びカウンタ４−１．５がリセットされる。
生回路６−１でトリガ信号１１１−１が出力される。こ
のトリガ信号１１１−１が１１１となるとフリップフロ
ップ１２−１がセットされ、フリップフロップ１９およ
びカウンタ４−１．５がリセットされる。
フリップフロップ１９がリセットされたことにより、入
力信号１００は、クロック１０５とフリップフロップ１
９のコンプリメント出力信号により、アンドゲート７−
２で論理積がとられて、記憶装置１−２０書込信号とし
て使用されて、カウンタ４−２で示されるアドレスへ書
き込み、その後オアゲート９−２．遅延回路ｌＯ°−２
を経た信号１１０−２によｈカウンタ４−２が更新され
る。クロック信号１０１Ｓの出力毎に上記動作によハ入
力信号１００が記憶装置１−２へ書き込まれていく。
力信号１００は、クロック１０５とフリップフロップ１
９のコンプリメント出力信号により、アンドゲート７−
２で論理積がとられて、記憶装置１−２０書込信号とし
て使用されて、カウンタ４−２で示されるアドレスへ書
き込み、その後オアゲート９−２．遅延回路ｌＯ°−２
を経た信号１１０−２によｈカウンタ４−２が更新され
る。クロック信号１０１Ｓの出力毎に上記動作によハ入
力信号１００が記憶装置１−２へ書き込まれていく。
一方、フリップフロップ１２−１がセットされて、カウ
ンタ４−１．５がリセットされたことにより、記憶装置
１−１に記憶されていた入力信号が記憶装置２へ、信号
１０１−１．セレクタ１６、信号１２０を経て、クロッ
ク１０６とフリップフロップ１２−１の出力信号１１５
−１とアンドゲート８−１で論理積がとられて、オアゲ
ート２０を軽た書込信号によって、アドレスＯから順次
移送される。
ンタ４−１．５がリセットされたことにより、記憶装置
１−１に記憶されていた入力信号が記憶装置２へ、信号
１０１−１．セレクタ１６、信号１２０を経て、クロッ
ク１０６とフリップフロップ１２−１の出力信号１１５
−１とアンドゲート８−１で論理積がとられて、オアゲ
ート２０を軽た書込信号によって、アドレスＯから順次
移送される。
カウンタ５がオーバーフローすゐと信号１１２が１１１
となって、アンドゲート１７の出力信号１２３により、
オアゲート１５−Ｉｔ経て、フリップフロップ１２−１
がリセットされて、記憶装置１−１から記憶装置２への
データ移送が終了する。
となって、アンドゲート１７の出力信号１２３により、
オアゲート１５−Ｉｔ経て、フリップフロップ１２−１
がリセットされて、記憶装置１−１から記憶装置２への
データ移送が終了する。
表示装置３は、記憶装置２へのデータ移送が終了したこ
とをオアゲート１８の出力信号により知り、クロック信
号１０６によりて、記憶装置２に記憶した表示のための
入力信号を順次読み出して既知の方法で表示を行う。
とをオアゲート１８の出力信号により知り、クロック信
号１０６によりて、記憶装置２に記憶した表示のための
入力信号を順次読み出して既知の方法で表示を行う。
本発明のトレーサは、入力信号を記憶する記憶手段を１
個だけ設ける代りに、２個設けることにより、記憶手段
に書き込まれた入力信号を表示するための記憶手段に移
送中に供給された入力信号をもう一つの記憶手段に簀き
込むことができるため、入力信号の採取もれを防止する
ことができ、ひいては最後のトリガ信号に対する入力信
号をも確保できるので、障害の解析を容易にできるとい
う効果がある。
個だけ設ける代りに、２個設けることにより、記憶手段
に書き込まれた入力信号を表示するための記憶手段に移
送中に供給された入力信号をもう一つの記憶手段に簀き
込むことができるため、入力信号の採取もれを防止する
ことができ、ひいては最後のトリガ信号に対する入力信
号をも確保できるので、障害の解析を容易にできるとい
う効果がある。
すなわち、本発明のトレーサは、入力信号をサンプルし
て記憶する記憶装置を２個有し、この２個の記憶装置の
どちらにデータを格納するかを指示する手段と最後のト
リガ時のデータを出力する手段を有するように構成する
ことにより、従来うまく採取できなかった、短時間に発
生するトリガの最後のトリガ時の入力信号の履歴を採取
できるという効果がある。
て記憶する記憶装置を２個有し、この２個の記憶装置の
どちらにデータを格納するかを指示する手段と最後のト
リガ時のデータを出力する手段を有するように構成する
ことにより、従来うまく採取できなかった、短時間に発
生するトリガの最後のトリガ時の入力信号の履歴を採取
できるという効果がある。
第１図は従来の一例を示すブロック図、第２図は本発明
の一実施例を示すブロック図である。 １．１−１．１−２．２・・・・・・記憶装置、３・・
・・・・表示装置、４．４−１．４−２．５・・・・・
・カウンタ、６．６−１．６−２・・・・・・トリガ発
生回路、７．７−１．７−２．８．８−１．８−２．１
７・・・・・・アンドゲート、９．９−１．９−２．１
８，２０゜２１・・・・・・オアゲート、１０．１０−
１．１０−２゜１４・・・・・・遅延回路、１１，１２
．１２−１．ｅ番１２−２．１９・・・・・・フリップ
フロップ、１００・・・・・・入力信号、１０５，１０
６・・団・クロック信号。
の一実施例を示すブロック図である。 １．１−１．１−２．２・・・・・・記憶装置、３・・
・・・・表示装置、４．４−１．４−２．５・・・・・
・カウンタ、６．６−１．６−２・・・・・・トリガ発
生回路、７．７−１．７−２．８．８−１．８−２．１
７・・・・・・アンドゲート、９．９−１．９−２．１
８，２０゜２１・・・・・・オアゲート、１０．１０−
１．１０−２゜１４・・・・・・遅延回路、１１，１２
．１２−１．ｅ番１２−２．１９・・・・・・フリップ
フロップ、１００・・・・・・入力信号、１０５，１０
６・・団・クロック信号。
Claims (1)
- 入力信号が予め設定されたトリガ条件を満足したときト
リガ信号を出力するトリガ発生手段と、前記トリガ信号
が供給されたときに第１の状態および第２の状態を交互
にくりかえす状態信号を出力する状態表示手段と、前記
状態信号が前記第１の状態を示しているときにクロック
信号が供給されるごとに前記入力信号を書き込んで記憶
し前記状態信号が第２の状態に遷移したときに記憶した
前記入力信号の続出を開始する第１の記憶手段と、前記
状態信号が前記第２の状態を示しているときにクロック
信号が供給されるごとに前記入力信号を書き込んで記憶
し前記状態信号が第１の状態に遷移したときに記憶した
前記入力信号の読出を開始する第２の記憶手段と、前記
状態信号が第２の状態を示しているときに前記第１の記
憶手段から読み出した入力信号を選択し前記状態信号が
第１の状態を示しているときに前記第２の記憶手段から
読み出した入力信号を選択する選択手段と、選択された
入力信号を書き込んで記憶し表示手段に表示するために
記憶された入力信号が読み出される第３の記憶手段とを
含むことを特徴とするトレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190301A JPS5892048A (ja) | 1981-11-27 | 1981-11-27 | トレ−サ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190301A JPS5892048A (ja) | 1981-11-27 | 1981-11-27 | トレ−サ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892048A true JPS5892048A (ja) | 1983-06-01 |
| JPS6367697B2 JPS6367697B2 (ja) | 1988-12-27 |
Family
ID=16255877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190301A Granted JPS5892048A (ja) | 1981-11-27 | 1981-11-27 | トレ−サ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892048A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178141A (en) * | 1974-12-28 | 1976-07-07 | Tokyo Shibaura Electric Co | Hyoji kirokusochino batsufuaseigyohoshiki |
| JPS5389634A (en) * | 1977-01-19 | 1978-08-07 | Nec Corp | Data transfer system |
| JPS5621259A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Tracer control system |
-
1981
- 1981-11-27 JP JP56190301A patent/JPS5892048A/ja active Granted
Patent Citations (3)
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|---|---|---|---|---|
| JPS5178141A (en) * | 1974-12-28 | 1976-07-07 | Tokyo Shibaura Electric Co | Hyoji kirokusochino batsufuaseigyohoshiki |
| JPS5389634A (en) * | 1977-01-19 | 1978-08-07 | Nec Corp | Data transfer system |
| JPS5621259A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Tracer control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367697B2 (ja) | 1988-12-27 |
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