JPH0362228B2 - - Google Patents
Info
- Publication number
- JPH0362228B2 JPH0362228B2 JP60134711A JP13471185A JPH0362228B2 JP H0362228 B2 JPH0362228 B2 JP H0362228B2 JP 60134711 A JP60134711 A JP 60134711A JP 13471185 A JP13471185 A JP 13471185A JP H0362228 B2 JPH0362228 B2 JP H0362228B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- memory
- sampling system
- sampling
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 51
- 238000010586 diagram Methods 0.000 description 9
- 230000002123 temporal effect Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 206010048669 Terminal state Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、複数のサンプリング系をもつロジ
ツクアナライザにおいて、各サンプリング系が互
いに独立なクロツクでサンプリングしたデータの
時間的な順序関係を表示するロジツクアナライザ
についてのものである。
ツクアナライザにおいて、各サンプリング系が互
いに独立なクロツクでサンプリングしたデータの
時間的な順序関係を表示するロジツクアナライザ
についてのものである。
［従来の技術］
ロジツクアナライザは、入力データを特定のク
ロツクでサンプリングし、そのサンプリングデー
タを波形またはリスト等の形式で表示する測定器
である。最近は、複数のサンプリング系を内蔵
し、各サンプリング系がそれぞれ独立のクロツク
で動作するロジツクアナライザがある。
ロツクでサンプリングし、そのサンプリングデー
タを波形またはリスト等の形式で表示する測定器
である。最近は、複数のサンプリング系を内蔵
し、各サンプリング系がそれぞれ独立のクロツク
で動作するロジツクアナライザがある。
次に、サンプリング系の構成図を第２図により
説明する。第２図の１Ａはデータラツチ、１Ｂは
サンプリング部、１Ｃはメモリ、１Ｄはアドレス
カウンタであり、１Ａ〜１Ｄでロジツクアナライ
ザのサンプリング系を構成する。３Ａは入力デー
タであり、４Ａはクロツクである。クロツク４Ａ
には、サンプリングクロツクや外部クロツクなど
を使用する。
説明する。第２図の１Ａはデータラツチ、１Ｂは
サンプリング部、１Ｃはメモリ、１Ｄはアドレス
カウンタであり、１Ａ〜１Ｄでロジツクアナライ
ザのサンプリング系を構成する。３Ａは入力デー
タであり、４Ａはクロツクである。クロツク４Ａ
には、サンプリングクロツクや外部クロツクなど
を使用する。
入力データ３Ａはデータラツチ１Ａに入り、ク
ロツク４Ａによりサンプリング部１Ｂでサンプリ
ングされ、メモリ１Ｃに格納される。このとき、
クロツク４Ａはアドレスカウンタ１Ｄを同時にイ
ンクリメントし、メモリ１Ｃのアドレスを指定す
る。
ロツク４Ａによりサンプリング部１Ｂでサンプリ
ングされ、メモリ１Ｃに格納される。このとき、
クロツク４Ａはアドレスカウンタ１Ｄを同時にイ
ンクリメントし、メモリ１Ｃのアドレスを指定す
る。
次に、サンプリング系が２つの場合の構成を第
３図により説明する。。第３図の１１Ｃと１１Ｄ
はそれぞれサンプリング系、３Ｂは入力データ、
４Ｂはクロツクである。
３図により説明する。。第３図の１１Ｃと１１Ｄ
はそれぞれサンプリング系、３Ｂは入力データ、
４Ｂはクロツクである。
サンプリング系１１Ｃとサンプリング系１１Ｄ
はそれぞれ第２図の１Ａ〜１Ｄで構成される。ク
ロツク４Ａとクロツク４Ｂは通常非同期なので、
サンプリング系１１Ｃの入力データ３Ａとサンプ
リング系１１Ｄの入力データ３Ｂの順序関係は不
明である。
はそれぞれ第２図の１Ａ〜１Ｄで構成される。ク
ロツク４Ａとクロツク４Ｂは通常非同期なので、
サンプリング系１１Ｃの入力データ３Ａとサンプ
リング系１１Ｄの入力データ３Ｂの順序関係は不
明である。
［発明が解決しようとする課題］
第３図では、各サンプリング系内での発生順序
は分かつても、異なるサンプリング系の順序関係
は読み取ることができないので、異なるクロツク
で動作する信号間を解析するのは困難である。
は分かつても、異なるサンプリング系の順序関係
は読み取ることができないので、異なるクロツク
で動作する信号間を解析するのは困難である。
この発明は、互いに独立なクロツクで動作する
複数のサンプリング系において、各サンプリング
系でサンプリングされたデータ間の時間的な発生
順序を表示することができるロジツクアナライザ
の提供を目的とする。
複数のサンプリング系において、各サンプリング
系でサンプリングされたデータ間の時間的な発生
順序を表示することができるロジツクアナライザ
の提供を目的とする。
［課題を解決するための手段］
この目的を達成するため、この発明では、入力
データ３Ａと内部クロツク５とクロツク４Ａを入
力とし、内部クロツク５の各周期間にクロツク４
Ａの有無を判定し、判定信号１Ｆを出す判定回路
１Ｅをもつサンプリング系１１Ａと、入力データ
３Ｂと内部クロツク５とクロツク４Ａと非同期の
クロツク４Ｂを入力とし、内部クロツク５の各周
期間にクロツク４Ｂの有無を判定し、判定信号２
Ｆを出す判定回路２Ｅをもつサンプリング系１１
Ｂと、判定信号１Ｆと判定信号２Ｆを入力とする
メモリ１２と、判定信号１Ｆと判定信号２Ｆが出
ると、インクリメントされ、メモリ１２のアドレ
スを更新するアドレスカウンタ１３とを備える。
データ３Ａと内部クロツク５とクロツク４Ａを入
力とし、内部クロツク５の各周期間にクロツク４
Ａの有無を判定し、判定信号１Ｆを出す判定回路
１Ｅをもつサンプリング系１１Ａと、入力データ
３Ｂと内部クロツク５とクロツク４Ａと非同期の
クロツク４Ｂを入力とし、内部クロツク５の各周
期間にクロツク４Ｂの有無を判定し、判定信号２
Ｆを出す判定回路２Ｅをもつサンプリング系１１
Ｂと、判定信号１Ｆと判定信号２Ｆを入力とする
メモリ１２と、判定信号１Ｆと判定信号２Ｆが出
ると、インクリメントされ、メモリ１２のアドレ
スを更新するアドレスカウンタ１３とを備える。
［作 用］
次に、この発明によるロジツクアナライザの構
成を第１図により説明する。第１図の１１Ａと１
１Ｂはサンプリング系、１２はメモリ、１３はア
ドレスカウンタ、１４と１５はゲートである。
成を第１図により説明する。第１図の１１Ａと１
１Ｂはサンプリング系、１２はメモリ、１３はア
ドレスカウンタ、１４と１５はゲートである。
サンプリング系１１Ａのデータラツチ１Ａ、サ
ンプリング部１Ｂ、メモリ１Ｂ、アドレスカウン
タ１Ｄは第２図と同じものであり、サンプリング
系１１Ａにはその他にクロツク判定回路１Ｅが組
み込まれる。サンプリング系１１Ｂのデータラツ
チ２Ａ、サンプリング部２Ｂ、メモリ２Ｃ、アド
レスカウンタ２Ｄは第２図と同じものであり、サ
ンプリング系１１Ｂにはその他にクロツク判定回
路２Ｅが組み込まれる。サンプリング系１１Ａと
サンプリング系１１Ｂは内部クロツク５で動作す
る。
ンプリング部１Ｂ、メモリ１Ｂ、アドレスカウン
タ１Ｄは第２図と同じものであり、サンプリング
系１１Ａにはその他にクロツク判定回路１Ｅが組
み込まれる。サンプリング系１１Ｂのデータラツ
チ２Ａ、サンプリング部２Ｂ、メモリ２Ｃ、アド
レスカウンタ２Ｄは第２図と同じものであり、サ
ンプリング系１１Ｂにはその他にクロツク判定回
路２Ｅが組み込まれる。サンプリング系１１Ａと
サンプリング系１１Ｂは内部クロツク５で動作す
る。
クロツク判定回路１Ｅは内部クロツク５の各周
期間にクロツク４Ａがあつたかどうかを判定し、
クロツク判定回路２Ｅは内部クロツク５の各周期
間にクロツク４Ｂがあつたかどうかを判定する。
期間にクロツク４Ａがあつたかどうかを判定し、
クロツク判定回路２Ｅは内部クロツク５の各周期
間にクロツク４Ｂがあつたかどうかを判定する。
クロツク判定回路１Ｅの出力は判定信号１Ｆと
なつてメモリ１２に入り、クロツク判定回路２Ｅ
の出力は判定信号２Ｆとなつてメモリ１２に入
る。
なつてメモリ１２に入り、クロツク判定回路２Ｅ
の出力は判定信号２Ｆとなつてメモリ１２に入
る。
サンプリング系１１Ａは、判定信号１Ｆにより
内部クロツク５に同期して入力データ３Ａをサン
プリング部１Ｂでサンプリングし、メモリ１Ｃに
記憶する。サンプリング系１１Ｂは、判定信号２
Ｆにより内部クロツク５に同期して入力データ３
Ｂをサンプリング部２Ｂでサンプリングし、メモ
リ２Ｃに記憶する。
内部クロツク５に同期して入力データ３Ａをサン
プリング部１Ｂでサンプリングし、メモリ１Ｃに
記憶する。サンプリング系１１Ｂは、判定信号２
Ｆにより内部クロツク５に同期して入力データ３
Ｂをサンプリング部２Ｂでサンプリングし、メモ
リ２Ｃに記憶する。
メモリ１２には判定信号１Ｆと判定信号２Ｆが
入力され、サンプリング系１１Ａとサンプリング
系１１Ｂの相互の時間的な発生順序を記憶する。
判定信号１Ｆまたは判定信号２Ｆが出ると、どの
サンプリング系でサンプリングされたデータなの
かをメモリ１２のアドレスにそれぞれ記憶すると
同時に、カウンタ１３をインクリメントし、メモ
リ１２のアドレスを更新する。したがつて、メモ
リ１２とカウンタ１３から、サンプリング系１１
Ａに記憶された入力データ３Ａとサンプリング系
１１Ｂに記憶された入力データ３Ｂの時間的な順
序関係を知ることができる。
入力され、サンプリング系１１Ａとサンプリング
系１１Ｂの相互の時間的な発生順序を記憶する。
判定信号１Ｆまたは判定信号２Ｆが出ると、どの
サンプリング系でサンプリングされたデータなの
かをメモリ１２のアドレスにそれぞれ記憶すると
同時に、カウンタ１３をインクリメントし、メモ
リ１２のアドレスを更新する。したがつて、メモ
リ１２とカウンタ１３から、サンプリング系１１
Ａに記憶された入力データ３Ａとサンプリング系
１１Ｂに記憶された入力データ３Ｂの時間的な順
序関係を知ることができる。
次に、第１図のクロツク判定回路１Ｅの構成図
を第４図により説明する。クロツク判定回路２Ｅ
もクロツク判定回路１Ｅと同じ構成である。第４
図の２１〜２３はフリツプフロツプ（以下、FF
という。）、２４は排他的論理和（以下、EXOR
という。）である。第４図では、FF２１〜FF２
３のCK端子に加えるクロツク４Ａの立上りでＤ
端子の状態をＱ端子に転送する。
を第４図により説明する。クロツク判定回路２Ｅ
もクロツク判定回路１Ｅと同じ構成である。第４
図の２１〜２３はフリツプフロツプ（以下、FF
という。）、２４は排他的論理和（以下、EXOR
という。）である。第４図では、FF２１〜FF２
３のCK端子に加えるクロツク４Ａの立上りでＤ
端子の状態をＱ端子に転送する。
次に、第４図の動作を第５図のタイムチヤート
で説明する。
で説明する。
第５図アは、クロツク４ＡがA1，B1，C1の場
合の例である。第５図アのクロツク４Ａを第４図
のFF２１のCK端子に加える。FF２１はクロツ
ク４Ａが入るたびに出力が反転する構成なので、
FF２１のＱ端子の波形は第５図イのようになる。
第５図イの波形をFF２２のＤ端子に送る。FF２
２のCK端子には第５図ウの内部クロツク５を加
えるので、FF２２のＱ端子の波形は第５図エに
なる。
合の例である。第５図アのクロツク４Ａを第４図
のFF２１のCK端子に加える。FF２１はクロツ
ク４Ａが入るたびに出力が反転する構成なので、
FF２１のＱ端子の波形は第５図イのようになる。
第５図イの波形をFF２２のＤ端子に送る。FF２
２のCK端子には第５図ウの内部クロツク５を加
えるので、FF２２のＱ端子の波形は第５図エに
なる。
第５図エの波形をFF２３のＤ端子とEXOR２
４に送るFF２３のCK端子には第５図ウの内部ク
ロツク５を加えるので、FF２３のＱ端子の出力
は第５図オになる。
４に送るFF２３のCK端子には第５図ウの内部ク
ロツク５を加えるので、FF２３のＱ端子の出力
は第５図オになる。
第５図オの波形をEXOR２４に入力する。
EXOR２４の入力には第５図エと第５図オが入
るので、EXOR２４の出力は第５図カになる。
EXOR２４の入力には第５図エと第５図オが入
るので、EXOR２４の出力は第５図カになる。
第４図のゲート１５には、第５図カの判定信号
１Ｆと第５図ウの内部クロツク５が入るので、ゲ
ート１５は第５図キのようにA2，B2，C2の内部
クロツク５を出力する。
１Ｆと第５図ウの内部クロツク５が入るので、ゲ
ート１５は第５図キのようにA2，B2，C2の内部
クロツク５を出力する。
第５図アのA1，B1，C1に対応する内部クロツ
ク５が、それぞれ第５図キのA2，B2，C2にな
る。したがつて、判定信号１Ｆで第１図のデータ
ラツチ１Ａをサンプリングしてサンプリング部１
Ｂを介してメモリ１Ｃに記憶すれば、第１図の入
力データ３Ａを内部クロツク５に同期させてメモ
リ１Ｃに格納することができる。
ク５が、それぞれ第５図キのA2，B2，C2にな
る。したがつて、判定信号１Ｆで第１図のデータ
ラツチ１Ａをサンプリングしてサンプリング部１
Ｂを介してメモリ１Ｃに記憶すれば、第１図の入
力データ３Ａを内部クロツク５に同期させてメモ
リ１Ｃに格納することができる。
次に、第１図のタイムチヤートを第６図により
説明する。第６図アはクロツク４Ａの波形であ
り、第６図イはクロツク４Ｂの波形である。第６
図ウは内部クロツク５の波形であり、内部クロツ
ク５の１周期を判定周期としている。
説明する。第６図アはクロツク４Ａの波形であ
り、第６図イはクロツク４Ｂの波形である。第６
図ウは内部クロツク５の波形であり、内部クロツ
ク５の１周期を判定周期としている。
第６図エは判定信号１Ｆの波形であり、第６図
アの信号に応じて発生する。第６図オは判定信号
２Ｆの波形であり、第６図イの信号に応じて発生
する。
アの信号に応じて発生する。第６図オは判定信号
２Ｆの波形であり、第６図イの信号に応じて発生
する。
第６図カはアドレスカウンタ１３への入力波形
であり、第６図エと第６図オの発生順になる。第
６図キはメモリ１２のメモリアドレスであり、第
６図カの順に入力される。
であり、第６図エと第６図オの発生順になる。第
６図キはメモリ１２のメモリアドレスであり、第
６図カの順に入力される。
次に、第６図によるメモリ１Ｃ、メモリ２Ｃ、
メモリ１２の内容を第７図により説明する。第７
図では、メモリ１２に書き込まれた判定信号１
Ｆ，２Ｆの「１」のところに、それぞれメモリ１
Ｃ，２Ｃのデータがある。
メモリ１２の内容を第７図により説明する。第７
図では、メモリ１２に書き込まれた判定信号１
Ｆ，２Ｆの「１」のところに、それぞれメモリ１
Ｃ，２Ｃのデータがある。
なお、第１図、第６図及び第７図では２つのサ
ンプリング系を例示しているが、サンプリング系
の数が増えても同じように表示することができ
る。
ンプリング系を例示しているが、サンプリング系
の数が増えても同じように表示することができ
る。
［発明の効果］
この発明によれば、複数の異なるサンプリング
系において、各サンプリング系の時間的な発生順
序を見ることができる。
系において、各サンプリング系の時間的な発生順
序を見ることができる。
第１図はこの発明によるロジツクアナライザの
構成図、第２図はサンプリング系の構成図、第３
図はサンプリング系が２つの場合の構成図、第４
図は第１図のクロツク判定回路１Ｅの構成図、第
５図は第４図のタイムチヤート、第６図は第１図
のタイムチヤート、第７図は第６図によるメモリ
１Ｃ，メモリ２Ｃ，メモリ１２の内容説明図であ
る。 １Ａ……データラツチ、１Ｂ……サンプリング
部、１Ｃ……メモリ、１Ｄ……アドレスカウン
タ、１Ｅ……クロツク判定回路、１Ｆ……判定信
号、２Ａ……データラツチ、２Ｂ……サンプリン
グ部、２Ｃ……メモリ、２Ｄ……アドレスカウン
タ、２Ｅ……クロツク判定回路、２Ｆ……判定信
号、３Ａ……入力データ、３Ｂ……入力データ、
４Ａ……クロツク、４Ｂ……クロツク、５……内
部クロツク、１１Ａ〜１１Ｄ……サンプリング
系、１２……メモリ、１３……アドレスカウン
タ、１４……ゲート、１５……ゲート。
構成図、第２図はサンプリング系の構成図、第３
図はサンプリング系が２つの場合の構成図、第４
図は第１図のクロツク判定回路１Ｅの構成図、第
５図は第４図のタイムチヤート、第６図は第１図
のタイムチヤート、第７図は第６図によるメモリ
１Ｃ，メモリ２Ｃ，メモリ１２の内容説明図であ
る。 １Ａ……データラツチ、１Ｂ……サンプリング
部、１Ｃ……メモリ、１Ｄ……アドレスカウン
タ、１Ｅ……クロツク判定回路、１Ｆ……判定信
号、２Ａ……データラツチ、２Ｂ……サンプリン
グ部、２Ｃ……メモリ、２Ｄ……アドレスカウン
タ、２Ｅ……クロツク判定回路、２Ｆ……判定信
号、３Ａ……入力データ、３Ｂ……入力データ、
４Ａ……クロツク、４Ｂ……クロツク、５……内
部クロツク、１１Ａ〜１１Ｄ……サンプリング
系、１２……メモリ、１３……アドレスカウン
タ、１４……ゲート、１５……ゲート。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力データ３Ａと内部クロツク５と第
１のクロツク４Ａを入力とし、内部クロツク５の
各周期間に第１のクロツク４Ａの有無を判定し、
第１の判定信号１Ｆを出す第１の判定回路１Ｅを
もつ第１のサンプリング系１１Ａと、 第２の入力データ３Ｂと内部クロツク５と第１
のクロツク４Ａと非同期の第２のクロツク４Ｂを
入力とし、内部クロツク５の各周期間に第２のク
ロツク４Ｂの有無を判定し、第２の判定信号２Ｆ
を出す第２の判定回路２Ｅをもつ第２のサンプリ
ング系１１Ｂと、 第１の判定信号１Ｆと第２の判定信号２Ｆを入
力とするメモリ１２と、 第１の判定信号１Ｆと第２の判定信号２Ｆが出
ると、インクリメントされ、メモリ１２のアドレ
スを更新するアドレスカウンタ１３とを備えるこ
とを特徴とする複数のサンプリング系をもつロジ
ツクアナライザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134711A JPS61292570A (ja) | 1985-06-20 | 1985-06-20 | 複数のサンプリング系をもつロジックアナライザ |
| US06/875,817 US4697138A (en) | 1985-06-20 | 1986-06-18 | Logic analyzer having a plurality of sampling channels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134711A JPS61292570A (ja) | 1985-06-20 | 1985-06-20 | 複数のサンプリング系をもつロジックアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292570A JPS61292570A (ja) | 1986-12-23 |
| JPH0362228B2 true JPH0362228B2 (ja) | 1991-09-25 |
Family
ID=15134811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134711A Granted JPS61292570A (ja) | 1985-06-20 | 1985-06-20 | 複数のサンプリング系をもつロジックアナライザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4697138A (ja) |
| JP (1) | JPS61292570A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193962A (ja) * | 1984-10-15 | 1986-05-12 | Anritsu Corp | パタ−ントリガ付オシロスコ−プ |
| JPS6194136A (ja) * | 1984-10-15 | 1986-05-13 | Anritsu Corp | デイジタル信号処理装置 |
| US4949252A (en) * | 1985-10-17 | 1990-08-14 | Technology 80, Inc. | Computer channel analyzer with monitoring and selective display of predetermining events and related data |
| US4823076A (en) * | 1986-03-17 | 1989-04-18 | Tektronix, Inc. | Method and apparatus for triggering |
| DE3611872C1 (de) * | 1986-04-09 | 1987-04-30 | Rohle & Schwarz Gmbh & Co Kg | Logikanalysator |
| US4777616A (en) * | 1986-05-12 | 1988-10-11 | Outlook Technology, Inc. | Increased resolution logic analyzer using asynchronous sampling |
| US4751721A (en) * | 1987-02-11 | 1988-06-14 | Digital Equipment Corporation | Apparatus and method for testing contact interruptions of circuit interconnection devices |
| US4977514A (en) * | 1987-05-08 | 1990-12-11 | Hewlett Packard Company | Overlaid digital waveforms display |
| US4924468A (en) * | 1987-11-30 | 1990-05-08 | Kontron Holding Ag | Logic analyzer |
| US4941115A (en) * | 1988-06-20 | 1990-07-10 | International Business Machines Corporation | Hand-held tester for communications ports of a data processor |
| US4907229A (en) * | 1988-06-23 | 1990-03-06 | The United States Of America As Represented By The Secretary Of The Navy | Selective multimode/multiconfigurable data acquisition and reduction processor system |
| US5404504A (en) * | 1993-05-04 | 1995-04-04 | International Business Machines Corporation | Trace tool for serial, optical interface |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195258A (en) * | 1977-03-01 | 1980-03-25 | Intel Corporation | Logic analyzer for integrated circuits, microcomputers, and the like |
| JPS5813864B2 (ja) * | 1979-11-26 | 1983-03-16 | 岩崎通信機株式会社 | ロジツク信号観測装置 |
| US4425643A (en) * | 1981-06-08 | 1984-01-10 | Tektronix, Inc. | Multi-speed logic analyzer |
| US4513395A (en) * | 1983-03-25 | 1985-04-23 | Northwest Instrument Systems, Inc. | Apparatus and method for acquiring multiple groups of data signals from a synchronous logic system |
-
1985
- 1985-06-20 JP JP60134711A patent/JPS61292570A/ja active Granted
-
1986
- 1986-06-18 US US06/875,817 patent/US4697138A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61292570A (ja) | 1986-12-23 |
| US4697138A (en) | 1987-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4200929A (en) | Input device for delivery of data from digital transmitters | |
| JPH0362228B2 (ja) | ||
| JPH0511329B2 (ja) | ||
| JPH02273856A (ja) | システムバス制御方法 | |
| US5548794A (en) | Data processor and method for providing show cycles on a fast multiplexed bus | |
| US4525667A (en) | System for observing a plurality of digital signals | |
| US3843893A (en) | Logical synchronization of test instruments | |
| JP2641276B2 (ja) | ２段式同期装置 | |
| JPS6162963A (ja) | 小さなレジスタから大きなレジスタにデータワードを転送するための方法と装置 | |
| CN100405253C (zh) | 数据传送同步化电路、方法及计算机 | |
| JPS5939782B2 (ja) | トレ−サ | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JPS6137082Y2 (ja) | ||
| US4748624A (en) | System for determining occurrence sequence of sampled data | |
| JPS6111803Y2 (ja) | ||
| JPS6367697B2 (ja) | ||
| JPS5849899B2 (ja) | デ−タ処理装置の試験方式 | |
| SU1183976A1 (ru) | Устройство для сопряжения электронно-вычислительной машины с индикатором и группой внешних устройств | |
| SU1377857A2 (ru) | Имитатор канала | |
| CN111699474A (zh) | 中断信息存储设备及可移动平台 | |
| JPS6249936B2 (ja) | ||
| SU1465836A1 (ru) | Устройство дл функционального контрол цифровых узлов | |
| SU1182534A1 (ru) | Устройство для сопряжения процессора с внешними абонентами | |
| JPS6356739A (ja) | ヒストリメモリ制御方式 | |
| JPH0690657B2 (ja) | クロツク切替回路 |