DE3611872C1 - Logikanalysator - Google Patents

Description

Die Erfindung betrifft einen Logikanalysator zum Darstellen der Daten von Digitalschaltungen laut Oberbegriff des Haupt­ anspruches.

Logikanalysatoren dieser Art sind bekannt (DE-PS 31 49 460). Dabei werden über die Taktkanäle jeweils mehrere Taktsignale aus dem zu untersuchenden digitalen Gerät abgegriffen, die den Abtastzeitpunkt für die über die Vielzahl von Datenkanälen ebenfalls aus dem digitalen Gerät abgegriffenen Daten fest­ legen. Wenn hierbei mehrere voneinander unabhängig verlaufen­ de Prozesse analysiert werden sollen, wie dies beispielsweise bei Multiprocessorsystemen der Fall ist, die zeitlich völlig unkorreliert ablaufen, können nicht ohne weiteres einige Takt­ kanäle mit dem einen und andere Taktkanäle mit dem anderen Prozeß verbunden werden, da bei einer annähernden Gleichzei­ tigkeit von Taktsignalen immer eines dieser Taktsignale vom Logikanalysator nicht erkannt wird und dann die Abspeicherung der durch dieses Taktsignal getakteten Daten der Datenkanäle unterbleibt. Dieses Problem könnte durch Verwendung von meh­ reren unabhängigen Logikanalysatoren gelöst werden, bei denen jeder Analysator gleichzeitig eine Zusatzinformation mit­ schreibt, wann die anderen Analysatoren ein Datenmuster auf­ zeichnen. Dies würde für mehrere Prozesse einen nicht mehr tragbaren Geräteaufwand bedeuten.

Es ist daher Aufgabe der Erfindung, einen Logikanalysator zu schaffen, bei dem auch beim gleichzeitigen oder annä­ hernd gleichzeitigen Auftreten von Taktsignalen in den Takt­ kanälen ohne Verlust von Daten alle Daten der Datenkanäle erfaßt und im Datenspeicher abgespeichert werden.

Diese Aufgabe wird ausgehend von einem Logikanalysator laut Oberbegriff des Hauptanspruches durch dessen kennzeichnende Merkmale gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.

Beim erfindungsgemäßen Logikanalysator werden alle Daten der Datenkanäle taktkanalspezifisch zwischengespeichert, d. h. bei jedem auftretenden externen Taktsignal der zu prü­ fenden Digitalschaltung werden die logischen Zustände aller Datenkanäle in den zugeordneten Zwischenspeichern abgespei­ chert und bleiben dort so lange, bis sie mit dem Systemtakt in den Datenspeicher übernommen werden. Gleichzeitig auf­ tretende Taktsignale oder Taktsignale, die innerhalb des Systemtaktes annähernd gleichzeitig in sehr kurzer Folge auftreten, führen daher nicht mehr zu einem Datenverlust. Gemäß einer Weiterbildung der Erfindung hat es sich als besonders vorteilhaft erwiesen, die jeweilige Verweildauer der Daten in den einzelnen Zwischenspeichern bis zu ihrer Weitergabe an den Datenspeicher zu bestimmen und in binär kodierter Form den im Datenspeicher abzuspeichernden Daten beizufügen. Auf diese Weise kann bei der Auswertung der im Datenspeicher abgespeicherten Daten nach Abschluß der Mes­ sung wieder die Gleichzeitigkeit oder annähernde Gleich­ zeitigkeit der Taktsignale rekonstruiert und entsprechend ausgewertet werden. Die erfindungsgemäße vorteilhafte Ei­ genschaft eines Logikanalysators kann mit geringem schal­ tungstechnischen Aufwand nur durch das Hinzufügen einiger einfacher Zwischenspeicher erreicht werden.

Die Erfindung wird im folgenden anhand einer schematischen Zeichnung an einem Ausführungsbeispiel näher erläutert.

Die Figur zeigt das Prinzipschaltbild eines erfindungsge­ mäßen Logikanalysators zum Prüfen und Darstellen der Daten eines digitalen Prüfobjektes 4. Der Logikanalysator be­ sitzt mehrere Datenkanäle a, b, c bis x, die über entspre­ chende Tastköpfe mit vorbestimmten Meßpunkten des Prüf­ objektes 4 verbunden werden können. Zusätzlich zu den Daten­ kanälen a bis x sind noch mehrere Taktkanäle I, II und III vorgesehen, in dem gezeigten Ausführungsbeispiel sind der Übersichtlichkeit halber nur drei solche Taktkanäle darge­ stellt, auch hier können bei Bedarf mehrere solche Takt­ kanäle vorgesehen sein. Auch diese Taktkanäle können über entsprechende Tastköpfe mit dem Prüfobjekt 4 verbunden wer­ den und es können so an vorbestimmten Schaltungspunkten des Prüfobjekts entsprechende externe Taktsignale abgegrif­ fen werden, über welche der Abtastzeitpunkt für die über die Datenkanäle abgegriffenen Daten festgelegt wird. Jedem einzelnen dieser Taktkanäle I, II und III ist ein Zwischen­ speicher 1, 2 bzw. 3 zugeordnet, wobei den Eingängen dieser Zwischenspeicher 1, 2, 3 gleichzeitig alle Daten der Daten­ kanäle a bis x zugeführt werden. Die Ausgänge dieser Zwi­ schenspeicher 1, 2, 3 sind mit einer Synchronisierschaltung 6 verbunden, die zu der eigentlichen Ablaufsteuerschaltung 7 des Logikanalysators führt, über welche die Daten in an sich bekannter Weise in einem Datenspeicher 8 eingespei­ chert werden, von wo aus sie für den Benutzer über eine An­ zeigeeinrichtung 9 dargestellt und ausgewertet werden können. Die Steuerung der Synchronisierschaltung 6 sowie der Bau­ einheiten 7, 8 und 9 des eigentlichen Logikanalysators er­ folgt über einen internen starren Systemtakt eines System­ taktgenerators 5. Die Systemtaktfrequenz beträgt beispiels­ weise 20 MHz, d. h. alle 50 ns erfolgt im Analysator eine Datenweitergabe und Verarbeitung.

Beim Auftreten eines externen Taktsignales in einem der Takt­ kanäle I, II oder III werden die Daten der Datenkanäle a bis x in dem zugeordneten Zwischenspeicher 1, 2 oder 3 abgespei­ chert, je nachdem welcher Taktkanal die Abspeicherung aus­ löst. Eine vom Taktkanal I ausgelöste Abspeicherung spei­ chert die Daten der Datenkanäle a bis x also im Zwischen­ speicher 1, die vom Taktkanal II ausgelöste Datenabspei­ cherung erfolgt im Zwischenspeicher 2 usw. Es können je nach Bedarf verschieden viele Taktkanäle mit zugeordneten Zwischenspeichern vorgesehen sein. Nach dem Einspeichern der Daten im Zwischenspeicher 1, 2 oder 3 setzt der entspre­ chende Zwischenspeicher ein Anforderungssignal für die Syn­ chronisierschaltung 6, die beim nächstmöglichen Systemtakt­ zyklus die Daten vom Zwischenspeicher übernimmt und diesen für eine erneute Abspeicherung freigibt. Wenn die aufeinan­ derfolgenden Taktsignale in einem größeren Abstand als der maximale Systemtakt (z. B. 50 ns) auftreten, werden die in den Zwischenspeichern abgespeicherten Daten sofort über die Syn­ chronisierschaltung 6 und die Ablaufsteuerschaltung 7 dem Datenspeicher 8 zugeführt und dort abgespeichert. Wenn da­ gegen zwei oder mehrere Taktsignale gleichzeitig oder ver­ glichen mit dem Systemtakt in sehr kurzer Aufeinanderfolge auftreten, werden die zugehörigen Daten der Datenkanäle zu­ nächst in den Zwischenspeichern zwischengespeichert, ohne sich dabei gegenseitig zu behindern. In diesem Fall erhält die Synchronisierschaltung 6 mehrere Übernahmeanforderungen gleichzeitig. Die Synchronisierschaltung 6 ist jedoch so ausgelegt, daß sie nach einem vorgegebenen Prioritätsschema diese Anforderungen der Reihe nach befriedigt und die einzelnen Zwischenspeicher gemäß einer vorgegebenen Reihenfolge wieder freigibt. Hierzu stellt die Synchronisierschaltung 6 die jeweilige Verweildauer der Daten in den einzelnen Zwischenspeichern 1, 2, 3 fest und schaltet die Daten mit der längsten Verweildauer zuerst zur Ablaufsteuerung 7 und da­ mit zum Datenspeicher 8 durch. Die Synchronisierschaltung 6 ist also beispielsweise so aufgebaut, daß sie zuerst immer die Daten aus dem Zwischenspeicher 1, dann die Daten aus dem Zwischenspeicher 2 und schließlich die Daten aus dem Zwischenspeicher 3 ausliest. Wenn nun beispielsweise zu einem bestimmten Zeitpunkt gleichzeitig Taktsignale im Takt­ kanal II und III auftreten und damit gleichzeitig die zu die­ sem Zeitpunkt abgetasteten Daten der Datenkanäle a bis x im Zwischenspeicher 2 und 3 gleichzeitig abgespeichert wer­ den, so bestimmt die Synchronisierschaltung 6, daß zuerst die Daten aus dem Zwischenspeicher 2 in den Datenspeicher 8 überführt werden, während die Daten des Zwischenspeichers 3 noch einen Systemzyklus lang im Zwischenspeicher 3 abgespei­ chert bleiben, bevor sie an den Datenspeicher 8 überführt werden. Die Daten des Zwischenspeichers 3 besitzen also die längere Verweilzeit bis zu ihrer Überführung in den Daten­ speicher. Sie werden in der Synchronisierschaltung 6 auch entsprechend gekennzeichnet, d. h. die Daten der Datenkanäle a bis x des Zwischenspeichers 3 werden um einige Digital­ signale ergänzt, die in kodierter Form beinhalten, wie lange diese Daten im zugehörigen Zwischenspeicher abgespeichert waren, bevor sie durch die Synchronisierschaltung 6 an den Datenspeicher 8 übergeben werden. Damit kann nach Abschluß der Messung bei der Auswertung der im Datenspeicher 8 abge­ speicherten Daten wieder die ursprüngliche Gleichzeitigkeit der Daten rekonstruiert werden, obwohl sie zeitlich nach­ einander in den Datenspeicher eingelesen wurden. Die Ablauf­ steuerschaltung 7 veranlaßt nach vom Benutzer vorgegebenen Kriterien die Abspeicherung oder Nichtabspeicherung der von der Synchronisierschaltung 6 ausgegebenen Daten im Daten­ speicher 8, wobei diese Ablaufsteuerung beispielsweise auch über eine Datenwort-Erkennungsschaltung (nach DE-PS 31 49 460) gesteuert sein kann.

Claims (3)

1. Logikanalysator zum Darstellen der Daten von Digital­ schaltungen (4), mit mehreren an die Digitalschaltung anschließbaren Datenkanälen (a bis x) und mehreren an die Digitalschaltung anschließbaren Taktkanälen (I, II, III), bei dem die über die Datenkanäle abgetasteten Daten durch Systemtaktsignale gesteuert in einen Daten­ speicher (8) eingespeichert werden, dadurch ge­ kennzeichnet, daß jedem Taktkanal (I, II, III) ein mit allen Datenkanälen (a bis x) verbundener Zwi­ schenspeicher (1, 2, 3) zugeordnet ist und die in diesen Zwischenspeichern gespeicherten Daten gesteuert durch die Systemtaktsignale nacheinander dem Datenspeicher (8) zugeführt werden.

2. Logikanalysator nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Ausgänge der Zwischenspeicher (1, 2, 3) mit einer durch die Systemtaktsignale gesteuer­ ten Synchronisierschaltung (6) verbunden sind.

3. Logikanalysator nach Anspruch 2, dadurch gekenn­ zeichnet, daß in der Synchronisierschaltung (6) die jeweilige Verweildauer der Daten in den einzelnen Zwischenspeichern (1, 2, 3) bis zu ihrer Weitergabe an den Datenspeicher (8) bestimmt wird und in binär kodierter Form den im Datenspeicher (8) abzuspeichernden Daten beigefügt werden.