JPH02273856A - システムバス制御方法 - Google Patents
システムバス制御方法Info
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- JPH02273856A JPH02273856A JP9608089A JP9608089A JPH02273856A JP H02273856 A JPH02273856 A JP H02273856A JP 9608089 A JP9608089 A JP 9608089A JP 9608089 A JP9608089 A JP 9608089A JP H02273856 A JPH02273856 A JP H02273856A
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- Japan
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- strobe signal
- slave system
- slave
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- 230000003111 delayed effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 12
- 101000622427 Homo sapiens Vang-like protein 1 Proteins 0.000 abstract 1
- 101000622430 Homo sapiens Vang-like protein 2 Proteins 0.000 abstract 1
- 102100023517 Vang-like protein 1 Human genes 0.000 abstract 1
- 102100023520 Vang-like protein 2 Human genes 0.000 abstract 1
- 240000007320 Pinus strobus Species 0.000 description 31
- 238000010586 diagram Methods 0.000 description 20
- 230000007704 transition Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、システムバス制御方式に関する。
〈従来の技術〉
マルチパスやＶＭＥバス等のシステムバスで接続された
マスタシステムとスレーブシステムとの間のデータの転
送を制御するシステムバス制御方式としては、従来、マ
スタシステムからスレーブシステムに、一種類の、デー
タ転送のタイミングを示すデータ転送ストローブ信号を
出力し、スレーブシステムにおいてこのデータ転送スト
ローブ信号を受は取った時からスレーブシステムのアク
セスタイムに相当する時間をカウントし、その時間をカ
ウントした後に、スレーブシステムからマスタシステム
にデータ転送応答信号を出力するようにしたものがある
。
マスタシステムとスレーブシステムとの間のデータの転
送を制御するシステムバス制御方式としては、従来、マ
スタシステムからスレーブシステムに、一種類の、デー
タ転送のタイミングを示すデータ転送ストローブ信号を
出力し、スレーブシステムにおいてこのデータ転送スト
ローブ信号を受は取った時からスレーブシステムのアク
セスタイムに相当する時間をカウントし、その時間をカ
ウントした後に、スレーブシステムからマスタシステム
にデータ転送応答信号を出力するようにしたものがある
。
第７図および第８図はそれぞれ上記従来のシステムバス
制御方式を採用したマルチパスのリード・タイミングと
ライト・タイミングを示したものであり、第９図および
第１Ｏ図はそれぞれ上記従来のシステムバス制御方式を
採用したＶＭＥバスの１バイト・リード・サイクルのタ
イミングと１バイト・ライト・サイクルのタイミングを
示したものである。
制御方式を採用したマルチパスのリード・タイミングと
ライト・タイミングを示したものであり、第９図および
第１Ｏ図はそれぞれ上記従来のシステムバス制御方式を
採用したＶＭＥバスの１バイト・リード・サイクルのタ
イミングと１バイト・ライト・サイクルのタイミングを
示したものである。
上記第７図における“ＭＲＤＣ＊”、“Ｉ ＯＲＣ＊”
、第８図における“ＭＷＴＣ＊”、“ｔｏｗｃ＊”、第
９図および第１０図における“ＤＳＯ＊”、“ＤＳＩ＊
”がそれぞれ上記データ転送ストローブ信号である。ま
た、第７図および第８図における“ＸＡＣＫ＊”、第９
図および第１θ図における“ＤＴＡＣＫ＊”、“ＢＥＲ
Ｒ＊”がそれぞれ上記データ転送応答信号である。また
、第９図および第１０図において、“Ｉ ＡＣＫ＊”は
インタラブド・アクルツジ信号、”ＡＯＩ−Ａ３ビ、“
ＡＭＯ−ＡＭ５“ＩＩＬＷＯＲＤ＊”はアドレスデータ
、“ＡＳ＊”はアドレスの確定を示すアドレス・ストロ
ーブ、“ＷＲＩＴＥ＊”は読み取り／書き込み信号、“
ＤＯＯ〜ＤＯ７”は転送データである。
、第８図における“ＭＷＴＣ＊”、“ｔｏｗｃ＊”、第
９図および第１０図における“ＤＳＯ＊”、“ＤＳＩ＊
”がそれぞれ上記データ転送ストローブ信号である。ま
た、第７図および第８図における“ＸＡＣＫ＊”、第９
図および第１θ図における“ＤＴＡＣＫ＊”、“ＢＥＲ
Ｒ＊”がそれぞれ上記データ転送応答信号である。また
、第９図および第１０図において、“Ｉ ＡＣＫ＊”は
インタラブド・アクルツジ信号、”ＡＯＩ−Ａ３ビ、“
ＡＭＯ−ＡＭ５“ＩＩＬＷＯＲＤ＊”はアドレスデータ
、“ＡＳ＊”はアドレスの確定を示すアドレス・ストロ
ーブ、“ＷＲＩＴＥ＊”は読み取り／書き込み信号、“
ＤＯＯ〜ＤＯ７”は転送データである。
マスタシステムが上記データ転送ストローブ信号をスレ
ーブシステムに出力し、スレーブシステムが上記データ
転送ストローブ信号を受は取ると、上記スレーブシステ
ムはアクセスタイム分の時間をカウントしたのち、上記
データ転送応答信号を上記マスタシステムに出力する。
ーブシステムに出力し、スレーブシステムが上記データ
転送ストローブ信号を受は取ると、上記スレーブシステ
ムはアクセスタイム分の時間をカウントしたのち、上記
データ転送応答信号を上記マスタシステムに出力する。
第１１図はこのようなスレーブシステムのアクセスタイ
ムが２００ｎｓの場合のデータ転送応答信号部の回路図
である。このデータ転送応答信号部は、１０ＭＨｚのク
ロック発信器１２．３つのフリップフロップ１１２を有
するシフトレジスタ１１３、オアゲート１１４、アンド
ゲート１１５．３ステート出力ゲートｌ１６およびデコ
ード回路１１７から構成されている。そして、第７図に
示すデータ転送ストローブ信号（ＭＲＤＣ＊あるいはｒ
ＯＲｃ＊）が、アクティブ状態に変わったとき、あるい
は第８図に示すデータ転送ストローブ信号（ＭＷＴＣ＊
あるいはｒ ｏＷＣ＊）が、アクティブ状態に変わった
ときからカウントを開始して上記アクセスタイムに相当
する時間をカウントしたときに、上記データ転送応答信
号“ＸＡＣＫ＊“を出力するようになっている。
ムが２００ｎｓの場合のデータ転送応答信号部の回路図
である。このデータ転送応答信号部は、１０ＭＨｚのク
ロック発信器１２．３つのフリップフロップ１１２を有
するシフトレジスタ１１３、オアゲート１１４、アンド
ゲート１１５．３ステート出力ゲートｌ１６およびデコ
ード回路１１７から構成されている。そして、第７図に
示すデータ転送ストローブ信号（ＭＲＤＣ＊あるいはｒ
ＯＲｃ＊）が、アクティブ状態に変わったとき、あるい
は第８図に示すデータ転送ストローブ信号（ＭＷＴＣ＊
あるいはｒ ｏＷＣ＊）が、アクティブ状態に変わった
ときからカウントを開始して上記アクセスタイムに相当
する時間をカウントしたときに、上記データ転送応答信
号“ＸＡＣＫ＊“を出力するようになっている。
〈発明が解決しようとする課題〉
このように、上記従来のシステムバス制御方式では、ス
レーブシステム毎に、マスタシステムが出力するデータ
転送ストローブ信号をうけてから必要なアクセスタイム
分の時間をカウントするシフトレジスタやカウンタなど
の回路が必要となり、スレーブシステムの回路が複雑に
なるという問題があった。
レーブシステム毎に、マスタシステムが出力するデータ
転送ストローブ信号をうけてから必要なアクセスタイム
分の時間をカウントするシフトレジスタやカウンタなど
の回路が必要となり、スレーブシステムの回路が複雑に
なるという問題があった。
そこで、この発明の目的は、スレーブシステムがアクセ
スタイム分の時間をカウントするシフトレジスタやカウ
ンタなどの回路を必要としないシステムバス制御方式を
提供することにある。
スタイム分の時間をカウントするシフトレジスタやカウ
ンタなどの回路を必要としないシステムバス制御方式を
提供することにある。
く課題を解決するための手段〉
上記目的を達成するため、この発明は、システムバスで
接続されたマスタシステムとスレーブシステムとの間の
データの転送を制御するシステムバス制御方式であって
、上記マスタシステムから上記スレーブシステムに、デ
ータ転送のタイミングを表す第１ストローブ信号と、上
記第１ストローブ信号から上記スレーブシステムのアク
セスタイムに相当する時間だけ遅延した第２ストローブ
信号を出力し、上記スレーブシステムが上記第１ストロ
ーブ信号を受けとったのち上記第２ストローブ信号を受
けとった時に、上記スレーブシステムから上記マスタシ
ステムに応答信号を出力するようにしたことを特徴とし
ている。
接続されたマスタシステムとスレーブシステムとの間の
データの転送を制御するシステムバス制御方式であって
、上記マスタシステムから上記スレーブシステムに、デ
ータ転送のタイミングを表す第１ストローブ信号と、上
記第１ストローブ信号から上記スレーブシステムのアク
セスタイムに相当する時間だけ遅延した第２ストローブ
信号を出力し、上記スレーブシステムが上記第１ストロ
ーブ信号を受けとったのち上記第２ストローブ信号を受
けとった時に、上記スレーブシステムから上記マスタシ
ステムに応答信号を出力するようにしたことを特徴とし
ている。
く作用〉
マスタシステムからスレーブシステムに、データ転送の
タイミングを表す第１ストローブ信号と、上記第１スト
ローブ信号から上記スレーブシステムのアクセスタイム
に相当する時間だけ遅延した第２ストローブ信号を出力
し、上記スレーブシステムが上記第１ストローブ信号を
受けとったのち上記第２ストローブ信号を受けとった時
に、上記スレーブシステムから上記マスタシステムに応
答信号を出力する。従って、スレーブシステムにアクセ
スタイム分の時間をカウントするためのシフトレジスタ
やカウンタ等の回路を必要としない。
タイミングを表す第１ストローブ信号と、上記第１スト
ローブ信号から上記スレーブシステムのアクセスタイム
に相当する時間だけ遅延した第２ストローブ信号を出力
し、上記スレーブシステムが上記第１ストローブ信号を
受けとったのち上記第２ストローブ信号を受けとった時
に、上記スレーブシステムから上記マスタシステムに応
答信号を出力する。従って、スレーブシステムにアクセ
スタイム分の時間をカウントするためのシフトレジスタ
やカウンタ等の回路を必要としない。
〈実施例〉
以下、この発明を図示の実施例により詳細に説明する。
第１図はこの発明の一実施例のシステムバス制御方式に
おけるリードタイミングを示す図、第２図は上記実施例
におけるライトタイミングを示す図である。第１．２図
において、”５ＴＢｌ＊”、“５ＴＢ２＊”、・・・、
“５ＴＢｎ＊”はストローブ信号、ＲＤＹ＊”応答信号
である。
おけるリードタイミングを示す図、第２図は上記実施例
におけるライトタイミングを示す図である。第１．２図
において、”５ＴＢｌ＊”、“５ＴＢ２＊”、・・・、
“５ＴＢｎ＊”はストローブ信号、ＲＤＹ＊”応答信号
である。
第１図において、マスタシステムはアドレス・バスにア
ドレスデータを出力し、このアドレスデータが安定する
と“５ＴＢ１＊“をアクティブにする。そして、“５Ｔ
Ｂ２＊”、・・・、“５ＴＢｎ＊”を順次所定時間（た
とえば、１００ ｎｓ）置きにアクティブにする。この
最後のストローブ信号である“５ＴＢｎ＊”は“５ＴＢ
１＊”がアクティブになってからスレーブシステムのア
クセスタイム分の時間だけ遅れてアクティブになるよう
になっている。スレーブシステムは上記“５ＴＢ１＊”
を受は取り、データをデータバスに出力する。そして、
上記“５ＴＢｎ＊”を受は取ると応答信号“ＲＤＹ＊”
をアクティブにする。マスタシステムは上記応答信号“
ＲＤＹ＊”を受は取ると、上記データを読み込んだのち
ストローブ信号すべてをノンアクティブにしたのち、ア
ドレスデータの出力を停止する。上記“５ＴＢｌ＊”が
ノンアクティブになると、スレーブシステムはデータバ
スへのデータの出力を停止し、’ＲＤ Ｙ ＊”をノン
アクティブ状態にもどす。
ドレスデータを出力し、このアドレスデータが安定する
と“５ＴＢ１＊“をアクティブにする。そして、“５Ｔ
Ｂ２＊”、・・・、“５ＴＢｎ＊”を順次所定時間（た
とえば、１００ ｎｓ）置きにアクティブにする。この
最後のストローブ信号である“５ＴＢｎ＊”は“５ＴＢ
１＊”がアクティブになってからスレーブシステムのア
クセスタイム分の時間だけ遅れてアクティブになるよう
になっている。スレーブシステムは上記“５ＴＢ１＊”
を受は取り、データをデータバスに出力する。そして、
上記“５ＴＢｎ＊”を受は取ると応答信号“ＲＤＹ＊”
をアクティブにする。マスタシステムは上記応答信号“
ＲＤＹ＊”を受は取ると、上記データを読み込んだのち
ストローブ信号すべてをノンアクティブにしたのち、ア
ドレスデータの出力を停止する。上記“５ＴＢｌ＊”が
ノンアクティブになると、スレーブシステムはデータバ
スへのデータの出力を停止し、’ＲＤ Ｙ ＊”をノン
アクティブ状態にもどす。
また、第２図においては、マスタシステムはデータバス
に出力したデータを、“ＲＤＹ＊”がアクティブになっ
た後にスレーブシステムに書き込み。
に出力したデータを、“ＲＤＹ＊”がアクティブになっ
た後にスレーブシステムに書き込み。
その他の動作は第１図の場合と同様である。
通常、Ｉｌｏやメモリのスレーブシステムのアクセスタ
イムは３００ｎｓ以下のものが大部分であるため、スト
ローブの時間差が１００ｎｓとすると、ストローブの本
数は４本用意すればよい。
イムは３００ｎｓ以下のものが大部分であるため、スト
ローブの時間差が１００ｎｓとすると、ストローブの本
数は４本用意すればよい。
第３図はストローブの本数が３本の場合のストローブ信
号発生回路である。この回路は、３つのオアゲート３１
と、４つのアンドゲート３２と、３つのフリップフロッ
プ３３から構成され、バス使用開始信号である“５ｔａ
ｒｔ“と、クロックφとから、“５ＴＢ１＊”、“５Ｔ
Ｂ２＊”および“５ＴＢ３＊”を順次アクティブにする
。そして、“ＲＤＹ＊”がアクティブになると上記スト
ローブ信号をノンアクティブ状態に戻す。
号発生回路である。この回路は、３つのオアゲート３１
と、４つのアンドゲート３２と、３つのフリップフロッ
プ３３から構成され、バス使用開始信号である“５ｔａ
ｒｔ“と、クロックφとから、“５ＴＢ１＊”、“５Ｔ
Ｂ２＊”および“５ＴＢ３＊”を順次アクティブにする
。そして、“ＲＤＹ＊”がアクティブになると上記スト
ローブ信号をノンアクティブ状態に戻す。
第４図はこの場合の状態遷移図である。すなわち、［５
ＴＢ１）ｋ、５ＴＢ２＊、５ＴＢ３＊コは、′５ｔａｒ
ｔ二〇“では［１，１，１］のままであり、“５ｔａｒ
ｔ＝１”になると［０、１、ｌ ］に変わる。そして、
“ＲＤＹ＊”がノンアクティブの状態、すなわち“ＲＤ
Ｙ＊＝ビでは上記ストローブ信号は［０，Ｇ、１］から
［０゜０．０］に遷移する。この遷移状態の途中で“Ｒ
ＤＹ＊＝０”になると、もとの状態である［１，１．１
］にもどる。
ＴＢ１）ｋ、５ＴＢ２＊、５ＴＢ３＊コは、′５ｔａｒ
ｔ二〇“では［１，１，１］のままであり、“５ｔａｒ
ｔ＝１”になると［０、１、ｌ ］に変わる。そして、
“ＲＤＹ＊”がノンアクティブの状態、すなわち“ＲＤ
Ｙ＊＝ビでは上記ストローブ信号は［０，Ｇ、１］から
［０゜０．０］に遷移する。この遷移状態の途中で“Ｒ
ＤＹ＊＝０”になると、もとの状態である［１，１．１
］にもどる。
第５図はストローブの時間差が１００ｎｓのシステムバ
スに接続するアクセスタイム２００ｎｓのスレーブシス
テムのデータ転送応答信号部の回路図であり、第６図は
そのデータ・リード・タイミングを示す図である。この
回路はアンドゲート５１と、３ステート出力ゲート５２
と、デコード回路５３から構成されている。そして、”
５ＴＢｌ＊”がアクティブになると、その出力がハイ・
インピーダンス（Ｈｉ−Ｚ）状態でなくなり、ノンアク
ティブ状態の“ＲＤＹ＊”を出力する。そして、”５Ｔ
Ｂ３＊”を受は取った時に“ＲＤＹ＊”をアクティブに
する。
スに接続するアクセスタイム２００ｎｓのスレーブシス
テムのデータ転送応答信号部の回路図であり、第６図は
そのデータ・リード・タイミングを示す図である。この
回路はアンドゲート５１と、３ステート出力ゲート５２
と、デコード回路５３から構成されている。そして、”
５ＴＢｌ＊”がアクティブになると、その出力がハイ・
インピーダンス（Ｈｉ−Ｚ）状態でなくなり、ノンアク
ティブ状態の“ＲＤＹ＊”を出力する。そして、”５Ｔ
Ｂ３＊”を受は取った時に“ＲＤＹ＊”をアクティブに
する。
この第５図に示すように、本実施例におけるデータ転送
応答信号部の回路は、第１１図に示す従来例におけるデ
ータ転送応答信号部の回路に比べ非常に簡単になること
がわかる。
応答信号部の回路は、第１１図に示す従来例におけるデ
ータ転送応答信号部の回路に比べ非常に簡単になること
がわかる。
〈発明の効果〉
以上より明らかなように、この発明のシステムバス制御
方式によれば、アクセスタイム分の時間をカウントする
ためのシフトレジスタやカウンタ等の回路をスレーブシ
ステムに設ける必要がないので、スレーブシステムの回
路が非常に簡単になる。
方式によれば、アクセスタイム分の時間をカウントする
ためのシフトレジスタやカウンタ等の回路をスレーブシ
ステムに設ける必要がないので、スレーブシステムの回
路が非常に簡単になる。
第１図はこの発明の一実施例のシステムバス制御方式に
よるリード・タイミングを示す図、第２図は上記実施例
によるライト・タイミングを示す図、第３図は上記実施
例を実現するためのストローブ信号発生回路図、第４図
は上記実施例におけるストローブ信号の状態遷移図、第
５図は上記実施例を実現するためのデータ転送応答信号
部の回略図、第６図は上記データ転送応答信号部を用い
た場合のデータ・リード・タイミングを示す図、第７図
は従来例におけるマルチパスのリード会タイミングを示
す図、第８図は上記マルチパスのライト・タイミングを
示す図、第９図は従来例におけるＶＭＥバスのリード・
サイクルのタイミングを示す図、第１０図は上記ＶＭＥ
バスのライト・サイクルのタイミングを示す図、第１１
図は従来例におけるデータ転送応答信号部の回路図であ
る。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 青白 葆 はか１名５ｔａｒｔ ：バス使用
開始信号 第 図 ＲＤＹ本−１ 第７図 第８図 第 図 第 図 データ・リード時 第９図 第１Ｏ図
よるリード・タイミングを示す図、第２図は上記実施例
によるライト・タイミングを示す図、第３図は上記実施
例を実現するためのストローブ信号発生回路図、第４図
は上記実施例におけるストローブ信号の状態遷移図、第
５図は上記実施例を実現するためのデータ転送応答信号
部の回略図、第６図は上記データ転送応答信号部を用い
た場合のデータ・リード・タイミングを示す図、第７図
は従来例におけるマルチパスのリード会タイミングを示
す図、第８図は上記マルチパスのライト・タイミングを
示す図、第９図は従来例におけるＶＭＥバスのリード・
サイクルのタイミングを示す図、第１０図は上記ＶＭＥ
バスのライト・サイクルのタイミングを示す図、第１１
図は従来例におけるデータ転送応答信号部の回路図であ
る。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 青白 葆 はか１名５ｔａｒｔ ：バス使用
開始信号 第 図 ＲＤＹ本−１ 第７図 第８図 第 図 第 図 データ・リード時 第９図 第１Ｏ図
Claims (1)
- （１）システムバスで接続されたマスタシステムとスレ
ーブシステムとの間のデータの転送を制御するシステム
バス制御方式であって、 上記マスタシステムから上記スレーブシステムに、デー
タ転送のタイミングを表す第１ストローブ信号と、上記
第１ストローブ信号から上記スレーブシステムのアクセ
スタイムに相当する時間だけ遅延した第２ストローブ信
号を出力し、 上記スレーブシステムが上記第１ストローブ信号を受け
とったのち上記第２ストローブ信号を受けとった時に、
上記スレーブシステムから上記マスタシステムに応答信
号を出力するようにしたことを特徴とするシステムバス
制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9608089A JPH077376B2 (ja) | 1989-04-14 | 1989-04-14 | システムバス制御方法 |
| DE1990633482 DE69033482T2 (de) | 1989-04-14 | 1990-04-17 | Steuerungssystem für Systembus |
| EP19900107265 EP0392565B1 (en) | 1989-04-14 | 1990-04-17 | System bus control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9608089A JPH077376B2 (ja) | 1989-04-14 | 1989-04-14 | システムバス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273856A true JPH02273856A (ja) | 1990-11-08 |
| JPH077376B2 JPH077376B2 (ja) | 1995-01-30 |
Family
ID=14155416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9608089A Expired - Fee Related JPH077376B2 (ja) | 1989-04-14 | 1989-04-14 | システムバス制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0392565B1 (ja) |
| JP (1) | JPH077376B2 (ja) |
| DE (1) | DE69033482T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0739360U (ja) * | 1993-12-29 | 1995-07-18 | 株式会社伊豆センチュリーパーク | 植物を植えた鉢物 |
| US6453373B1 (en) * | 1999-12-30 | 2002-09-17 | Intel Corporation | Method and apparatus for differential strobing |
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| US8571346B2 (en) | 2005-10-26 | 2013-10-29 | Nvidia Corporation | Methods and devices for defective pixel detection |
| US7750956B2 (en) | 2005-11-09 | 2010-07-06 | Nvidia Corporation | Using a graphics processing unit to correct video and audio data |
| US8588542B1 (en) | 2005-12-13 | 2013-11-19 | Nvidia Corporation | Configurable and compact pixel processing apparatus |
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