JPS63118967A

JPS63118967A - シリアルインタ−フエイス回路

Info

Publication number: JPS63118967A
Application number: JP61265859A
Authority: JP
Inventors: Yoshitaka Kitada; 北田　義孝
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-07
Filing date: 1986-11-07
Publication date: 1988-05-23
Anticipated expiration: 2011-03-06
Also published as: JPH0823860B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータをクロックに同期してシリアルに転送す
るシリアルインターフェイス回路に関する。

〔従来の技術〕

従来、この種のシリアルインターフェイス回路は、転送
データのビット長は固定（例えば８ピツト）で、シリア
ルシフトのためのクロックは固定数（例えば８発）しか
出力されなかった。

〔発明が解決しようとする問題点〕

上述した従来のシリアルインターフェイスは、転送ビッ
ト長が固定となっていたため、転送すべきデータが１０
ピツト構成である場合には、８ビツトを２回すなわち１
６ビツト転送しなけれはならなかった。そのため、余っ
た６ビツトは無駄に転送しておシ、転送に時間がかかる
という欠点があった。

また、８ビツトのデータにエラーチェックのために１ビ
ツトのパリティビットを付けて全体で９ビツト長のデー
タを形成して転送することもできなかった。同様にして
、データの受信確認を示す１ビツトのアクノリッジビッ
トを付けて全体で９ビツト長のデータ・を送ることも不
可能であった。

このように、従来のシリアルインターフェイス回路は、
フォーマットが８ビツトに固定のため様々な応用に適用
できないという欠点があった。

〔問題点を解決するための手段〕

不発明のシリアルインターフェイス回路は、シフトレジ
スタと、クロック発生回路と、データ処理部とを具備し
、前記クロック発生回路から発生されるシリアルクロッ
クをクロック出力端子から出力し、前記シリアルクロッ
クに同期して前記シフトレジスタに記憶したデータをデ
ータ出力端子から順次出力し、所定のビット長のシリア
ルデータ転送を行うシリアルインターフェイス回路にお
いて、所定ビット長のシリアルデータの転送後に。

前記データ処理部の制御によって、前記クロック端子か
ら追加シリアルクロックを出力する追加クロック出力手
段と、前記データ出力端子から前記追加クロックに対応
した追加データを出力する追加データ出力手段とを有し
ている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の一実施例を示すブロック図であ
る。データ処理部８は割込み機能を有するマイクロコン
ピュータである。クロック発生回路２は、クロック信号
２０を発生する３ビツト力クンタ回路である。クロック
ラッチ５は１ビツトのデータを記憶するラッチ回路で、
データ処理部８がクリア信号５０にクリアパルスを出力
した時にはクリアされ、クロックラッチ信号５２にロウ
レベルを出力し、セット信号５１にセットパルスを出力
した時にはセットされハイレベルを出力す、る。

アンドゲート４は２人力のアンド回路で、クロック信号
２０とクロックラッチ信号５２とを入力とし、８ＣＫ信
号４１を出力する。ＳＣＫ信号４１は８０に端子７を介
して外部に出力する。シフトレジスタ１は転送データを
記憶する８ビツトのシフトレジスタで、ＳＣＫ信号４１
の立上ルエッジで記憶データをシフトし、シフト出力信
号ｌＯを出力する。出力ラッチ３はシフト出力信号１０
をデータ入力とし、８０に信号４１を２ツチクロツクと
し、ＳＯ信号３２を出力するラッチ回路である。出力ラ
ッチ３はＳＣＫ信号４１がロウの時はデータ入力をその
まま出力し、ハイになった時はロウであった時のデータ
入力を保持して出力する。

ＳＯ信号３２はＳＯ端子６を介して外部に出力する。ク
ロック発生回路２は、データ処理部８が開始信号２１に
開始パルスを出力すると、内部の３ビツトカウンタをク
リアし８発のアクティブロウのシフトクロックをクロッ
ク信号２０に出力する。

シフトクロックを８発出力した後は、終了信号２２に転
送の終了を示す終了パルスを出力し、クロック信号２０
にはハイレベルを出力する。シフトレジスタ１は、デー
タ処理部８が書き込み信号１１に書き込みパルスを出力
した時にデータ処理部８の出力する８ビツトデータを内
部データバス（図示せず）を介して記憶する。このよう
にしてデータ処理部８は転送する８とットデータをシフ
トレジスタ１に設定する。

次にタイムチャートを用いで本発明の第１の実施例の動
作について説明する。第２図は、９ビツトのデータを転
送する場合のタイムチャートである。まず、データ処理
部８はｔ０１タイミングで書き込み信号１１に書込みパ
ルスを出力し、シフトレジスタ１に８ビツト分の転送デ
ータＤＯ〜Ｄ７を設定する。つづいて、ｔ０２タイミン
グで転送開始信号２１に開始パルスを出力すると、クロ
ック発生回路２はクロック信号２０を発生する。ここで
、クロック２ツチ５はあらかじめセットされておシ、ク
ロックラッチ信号５２はハイレベルなので、ＳＣＫ信号
４１はクロック信号２０と同じクロックパルスの波形と
なりシフトレジスタ１はシフトを行い、出力ラッチ３は
ラッチをする。ｔ０１タイミング以前においてシフトレ
ジスタ１はすでに第θビットの記憶データＤＯをシフト
出力信号１０に出力しているが、出力ラッチ３はＳＣＫ
信号４１がハイなのでＳＯ信号３２は以前の状態を保持
している。従ってＤＯは出力していない。

ｔ１タイミングで８ＣＫ信号４１がロウになると、出力
ラッチ３はＳＯ信号３２にビットＯの記憶データＤＯを
出力する。１１２タイミングで、ＳＯ＆信号４１がハイ
になると、出力ラッチ３はビット０の記憶データＤｏを
保持する。シフトレジスタ１はこのタイミングでシフト
を行い、ビット１の記憶データＤ１をシフト出力信号１
ｏに出力する。

このようにして、ｔ２．ｔ２３．・・・ｔ７８，１８タ
イミングでのシフトとラッチが行われ、データＤ。

〜Ｄ７がクロックに同期して出力される。これに対し受
信がわは、ｔ１２．ｔ２３．・・・ｔ７８．ｔ９タイミ
ングでデータ゛のサンプリングを行って受信する。

ｔ９タイミングにおいて、クロック発生回路２は終了信
号２２に終了パルスを出力する。データ処理部８は終了
信号２２を割込み入力信号としておシ、終了パルスによ
って割込み処理を開始する。

次にデータ処理部８が割込み処理によって追加クロック
と追加データを出力する動作について説明する。

データ処理部８はプログラムの制御でｔｌｏタイミング
で書込み信号１１に書込みパルスを出力し、シフトレジ
スタ１に追加データＤ８〜Ｄ１５を書き込む。ここで、
Ｄ９〜Ｄ１５は０でも１でもかまわない。次に、ｔ１１
タイミングでクリア信号５０にクリアパルスを出力しク
ロックラッチ５をクリアし、クロックラッチ信号５２に
ロウレベルを出力する。このとき、クロック信号２ｏは
ハイレベルを保っているので、ＳＣＫ信号４１はロウレ
ベルになり、新しくｔｌｏタイミングで書かれたデータ
Ｄ８は出力ラッチ３を介してＳＯ端子６に出力される。

最後にｔ１３タイミングでセット信号５１にセットパル
スを出力し、クロックラッチ５をセットし、クロックラ
ッチ信号５２をハイレベルにすることによって、８０に
信号４１をハイレベルにもです。

このように８ビツト分のデータをクロック制御回路２の
制御によって出力した後、プログラム制御で１ビツト分
のクロックを発生することにょって、合計９ビツトの転
送が行える。第３図は本発明の第２の実施例のブロック
図で、クロック発生回路２、クロックラッチ５、アンド
ゲート４、データ処理部８は第１の実施例と同一である
。シフトレジスタ１は第１の実施例と同じ８ビツトのシ
フトレジスタであるが、クロック信号２０でシフト動作
を行う。出力ラッチ９はシフト出力信号１０を入力とし
て、クロック信号２０をラッチクロックとし、ＳＯ信号
３２を出力するラッチ回路で、プリセット、クリア機能
を有している。出力ラッチ９はデータ処理部８がセット
信号９０にクリアパルスを出力した時にクリアされ、Ｓ
Ｏ信号３２にロウレベルを出力し、セット信号９１にセ
ットパルスを出力した時にセットされ、ハイレベルを出
力する。すなわち、ラッチとして働くと共に、データ処
理部８からの直接の制御によって、１−ビットの出力と
しても動作する。

次に第４図をもとにして、９ビツトのデータを転送する
場合を例にとり説明する。第２の実施例においても８ビ
ツトのシフトは第１の実施例と同様に行うため、説明は
省略し、データ処理部８の行う追加クロックと追加デー
タの出力について説明する。データ処理部８はプログラ
ムの制御によってｉｌｌタイミングでクリア信号５０に
クリアパルスを出力し、クロックラッチ５をクリアし、
クロックラッチ信号５２にロウレベルを出力する。

このときクロック信号２０は転送が終了してハイレベル
を保っているので８ＣＫ信号４１はロウレベルとなる。

次にデータ処理部８は９ビツト目のデータＤ８が０であ
るか１であるかをプログラム処理で判定し、ｔ１２タイ
ミングでＯであればクリア信号９０にクリアパルスを、
１であればセット信号９１にセットパルスを出力する。

これによシ、第９ビツトのデータＤ８を出力する。最後
にｔ１３タイミングでセット信号５１にセットパルスを
出力し、クロックラッチ５をセットし、クロック信号５
２にハイレベルを出力する。このときもクロック信号２
０はハイレベルを保っているので８ＣＫ信号４１はハイ
レベルにもどる。

以上の制御によって、８ビツトのデータをシフトレジス
タを介して転送し、次に残りの１ビツトデータをプログ
ラム処理によってクロックラッチ５、出力ラッチ３の制
御を行うことによって転送することができる。

〔発明の効果〕

以上説明したように、本発明は所定のビットのシリアル
転送が終了した後にデータ処理部の制御によって追加ク
ロックと追加データを出力するように構成することによ
り、ごく少い回路構成で任意のビット数の転送フォーマ
ットに対応することができる。従って、従来のような無
駄なビットの転送は行わなくても済むので、データ転送
の効率が向上する。また、転送フォーマットが応用によ
って異る場合でも、同じ回路構成のままで、データ処理
部のプログラム処理で対応することができるため、−度
回路を設計した後に変更のきかない集積回路に内蔵する
シリアルインターフェイスには特に有効である。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の動作を示すタイムチャート、第３図は第２図の
実施例のブロック図、第４図は第３図の動作を示すタイ
ムチャートである。１・・・シフトレジスタ、２・・・クロック発生回路、
３・・・出力ラッチ、４・・・アンドゲート、５・・・
クロックラッチ、６・・・ＳＯ端子、７・・・ＳＣＫ端
子、８・・・データ処理部、９・・・出力ラッチ、１０
・・・シフト出力信号、１１・・・書込み信号、２０・
・・クロック信号、２１・・・開始信号、２２・・・終
了信号、３２・・・ＳＯ信号、４１・・・ＳＣＫ信号、
５０・・・クリア信号、５１・・・セット信号、５２・
・・クロックラッチ信号、９０・・・クリア信号、９１
・・・セット信号。代理人　弁理士　　内　原　　　晋　・″・′１第　１
　面

Claims

【特許請求の範囲】

シフトレジスタと、クロック発生回路と、データ処理部
とを具備し、前記クロック発生回路から発生されるシリ
アルクロックをクロック出力端子から出力し、前記シリ
アルクロックに同期して前記シフトレジスタに記憶した
データをデータ出力端子から順次出力し、所定のビット
長のシリアルデータ転送を行うシリアルインターフェイ
ス回路において、所定のビット長のシリアルデータの転
送後に、前記データ処理部の制御によって前記クロック
端子から追加シリアルクロックを出力する追加クロック
出力手段と、前記データ出力端子から前記追加クロック
に対応した追加データを出力する追加データ出力手段と
を有し、任意のビット長のシリアルデータ転送を行うこ
とを特徴とするシリアルインターフェイス回路。