JPH0883238A

JPH0883238A - 双方向デジタル信号サンプルの転送方法とその集積回路

Info

Publication number: JPH0883238A
Application number: JP7194103A
Authority: JP
Inventors: Richard Rahman Andrew; リチャードラフマンアンドリュー; Allan Waluk Jeffrey; アランワルックジェフリー
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-07-07
Filing date: 1995-07-07
Publication date: 1996-03-26
Also published as: US5835787A

Abstract

(57)【要約】【課題】双方向デジタル信号サンプルの転送方法とそ
の集積回路を提供する。【解決手段】本発明の集積回路においては、所定のサイ
ズのメモリバッファを含むメモリユニットに接続される
のに適合した双方向デジタル信号インターフェース、及
びＣＯＤＥＣが含まれる。このインターフェースはさら
にメモリバッファ上の選択されたメモリ位置から及びそ
れへ双方向にデジタル信号サンプルを転送するのに適合
する。別の実施例によれば、メモリとＣＯＤＥＣとの間
にデジタル信号サンプルを双方向に転送する方法におい
ては、次のステップを含む。（１）第１デジタル信号サ
ンプルをＣＯＤＥＣから第１レジスタに転送する。
（２）第２デジタル信号サンプルをメモリ内の特別のメ
モリ位置から第２レジスタに転送する。（３）第１デジ
タル信号サンプルを第１レジスタからメモリ内の特別の
メモリ位置に転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号処理に
関する。特に、双方向転送デジタル信号に関する。

【０００２】

【従来の技術】アナログ−デジタル変換は、例えば、デ
ジタル化オーデオ、デジタル化電話、コンピュータ、パ
ソコンにおける他のデジタル化アナログ信号との接続、
信号処理装置など広い分野に利用されている。一般的に
このデジタル化またはデジタル信号はアナログ波形のデ
ジタル信号サンプルまたはデジタル信号サンプル値の形
でもって提供され、その後にアナログ波形を構築または
再構築するために使用される。このため、デジタル信号
サンプルは一般的にある周期速度（例えば、一般のオー
デオ応用においては４４１００信号／秒の速度）でデジ
タル−アナログ変換器（ＤＡＣ）に提供される。一方、
アナログ波形は一般的にはある周期速度でアナログ−デ
ジタル変換器（ＡＤＣ）によってサンプリングされ、デ
ジタル信号に変換される。この信号サンプル値の記憶及
び処理はデジタルの形で行われる。

【０００３】これらのデジタル信号サンプルまたはサン
プル値は一般的に、ＤＡＣに提供、または出力される
前、あるいはＡＤＣから入力、または受信される後にラ
ンダムアクセスメモリ（ＲＡＭ）のようなメモリユニッ
トに記憶される。特別のメモリにより、デジタル信号サ
ンプルは８ビット、または１２ビット、または１６ビッ
ト、または他のビット長のデジタル信号サンプルで記憶
され、このデジタル信号サンプルは一般的に単一メモリ
操作によりＲＡＭからアクセスされる。すなわち、デジ
タル信号サンプルを構成するすべてのビットまたはバイ
ナリ信号サンプル値は同時に造られる。このようなメモ
リ操作はバイナリ信号サンプル値の「並列」（in-paral
lel）の取得と称される。一般的には、直接メモリアク
セス（ＤＭＡ）制御器という装置はある周期的な速度で
ＲＡＭのメモリ位置に段階に進み、またはアクセスし
て、この信号サンプル値を特別の、または選択されたメ
モリ位置に記憶させ、または書き込み、あるいはこの特
別の、または選択されたメモリ位置からこの信号サンプ
ル値を持ち出し、または読み出す。

【０００４】デジタル信号処理においては、符号化−復
号化を行うために、通常ＡＤＣとＤＡＣをＣＯＤＥＣと
称される信号装置に組み込むようになっている。また、
要求はされいていないが、ＲＡＭの使用と対照的にシリ
アルデジタル信号入力と出力ポートを用いるＣＯＤＥＣ
においては、前述したように並列の入力−出力操作のポ
ートを有することになっている。それ故に、このデジタ
ル信号サンプル（一般的にバイナリの形式で記憶され
る）はＣＯＤＥＣに出入りするよう移動される。すなわ
ち、デジタル信号サンプルは入力のためのピンまたは連
結及び出力のためのピンまたは連結を用いることによ
り、ＣＯＤＥＣへの書き込み、またはＣＯＤＥＣからの
読み出しが行われる。入力または出力においては、デジ
タル信号の各バイナリサンプルまたはサンプル値は比較
的に短い周期時間に、適切なピンから、または適切なピ
ンへアクセスすることが可能である。これは周知の時間
分割多重化（ＴＤＭ）方法である。それ故に、並列ポー
トと比べてＣＯＤＥＣの分離ピンの数を減少させて、装
置のコストを低減させるため、シリアルポートまたはイ
ンターフェースはこのような状況で用いられる。

【０００５】

【発明が解決しようとする課題】ＣＯＤＥＣにより行う
入力−出力操作の種類によらず、付加の並列−シリアル
及びシリアル−並列の変換の方法は、シリアルポートを
有するＣＯＤＥＣが使用されるところに応用できるが、
２つのＤＭＡ制御器をＣＯＤＥＣに接続して、双方向デ
ジタル信号処理を行うことが一般的に使用されるように
なっている。付加のメモリ空間の最低限のコストを得る
ために、ＲＡＭとＣＯＤＥＣとの間のインターフェース
が必要となる。これは、メモリにおける可能な空間を双
方向利用するのみでなく、効率的に利用するためであ
る。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明の実施例は次の集積回路を提供する。この集
積回路においては、所定のサイズのメモリバッファを含
むメモリユニットに接続されるのに適合した双方向デジ
タル信号インターフェース、及びＣＯＤＥＣが含まれ
る。このインターフェースはさらにメモリバッファ上の
選択されたメモリ位置から及びそれへ双方向にデジタル
信号サンプルを転送するのに適合する。

【０００７】本発明の他の実施例によれば、メモリとＣ
ＯＤＥＣとの間にデジタル信号サンプルを双方向に転送
する方法においては、次のステップを含む。（１）第１
デジタル信号サンプルをＣＯＤＥＣから第１レジスタに
転送する。（２）第２デジタル信号サンプルをメモリ内
の特別のメモリ位置から第２レジスタに転送する。
（３）第１デジタル信号サンプルを第１レジスタからメ
モリ内の特別のメモリ位置に転送する。

【０００８】さらに、本発明の他の実施例によれば、メ
モリとおＣＯＤＥＣとの間にデジタル信号サンプルを双
方向に転送する方法においては、次のステップを含む。
（１）第１デジタル信号サンプルをメモリ内の特別のメ
モリ位置からレジスタに転送する。（２）第２デジタル
信号サンプルをこのレジスタからメモリ内の特別のメモ
リ位置にシリアル的に転送するとほぼ同時に、第１デジ
タル信号サンプルをこのレジスタからＣＯＤＥＣにシリ
アル的に転送する。（３）第２デジタル信号サンプルを
このレジスタからメモリ内の特別のメモリ位置に転送す
る。

【０００９】

【発明の実施の形態】図１は本発明による双方向デジタ
ル信号処理システムの一実施例のブロック図を示す。本
発明の双方向デジタル信号処理（ＤＳＰ）システム１１
０はランダムアクセスメモリ（ＲＡＭ）のようなＲＡＭ
１００を有し、ＲＡＭ１００内の所定サイズのメモリバ
ッファのメモリ位置に、及びそこからデジタル信号サン
プルを並列に転送する入力−出力ポートを有する。ま
た、この本発明の双方向デジタル信号処理（ＤＳＰ）シ
ステム１１０にはこの実施例ではシリアル入力ポート２
０５、ＤＩＮとシリアル出力ポート２１５ＤＯＵＴを含
むＣＯＤＥＣ２００と、双方向デジタル信号インターフ
ェース３００を含む。図１に示すように、双方向デジタ
ル信号インターフェース３００はＲＡＭ１００の並列の
入力−出力ポートとＣＯＤＥＣ２００のシリアルポート
とに接続されるのに適する。図１には、ＲＡＭ入力−出
力ポートに接続するアドレスバスとデータバスを含むメ
モリバス１０５を有する。双方向デジタル信号インター
フェース３００は、ＲＡＭ１００におけるメモリバッフ
ァ内の選択されたメモリ位置から、及びそこへデジタル
信号サンプルを双方向に転送するのに適する。この転送
は、一般的に連続的なメモリ転送操作、且つ比較的に短
い時間周期で行われる。このように、選択されたメモリ
位置から及びそこへのデジタル信号サンプルの双方向転
送は、ＣＯＤＥＣに転送するために特別のメモリ位置か
ら記憶されたデジタル信号サンプルを読み込み、そして
ＣＯＤＥＣから得られた他のデジタル信号サンプルを同
一物理的なメモリ位置に書き出すことに関連する。ま
た、次に詳述するように、双方向デジタル信号インター
フェース３００はさらに双方向の並列−シリアルデジタ
ル信号サンプル変換をほぼ同時に行うのに適する。その
ため、ほぼ同時に並列−シリアル変換することは、例え
ば双方向デジタル信号インターフェース３００からＣＯ
ＤＥＣ２００への一つの信号方向に送信されているデジ
タル信号サンプルの並列−シリアル変換を行うと同時
に、例えば、ＣＯＤＥＣ２００から双方向デジタル信号
インターフェース３００への反対の信号方向に送信され
ているデジタル信号サンプルのシリアル−並列変換も行
っている。

【００１０】図１に示した双方向デジタル信号インター
フェース３００は、必ずしもこれに限定されるものでは
ないが、単一の集積回路チップに実現される。双方向デ
ジタル信号インターフェース３００はＤＭＡアドレスレ
ジスタ３１０に接続されたＤＭＡ制御器３２０を有す
る。図１においては、矢印は双方向デジタル信号処理
（ＤＳＰ）システム１１０における信号情報の流れを示
す。太い実線矢印１０はアドレス信号の流れを、細い実
線矢印２０は並列に流れているデータ信号を、細い点線
矢印３０は制御または時間信号の流れを、太い点線矢印
４０はシリアルに流れているデータ信号を示す。なお、
本発明はこのような特殊な信号流れスケームに限定され
ない。

【００１１】図１の矢印に示すように、メモリアドレス
はＤＭＡアドレスレジスタ３１０によりＤＭＡ制御器３
２０に提供される。また図１にはそれぞれＤＭＡ制御器
３２０からデジタル信号サンプルを受信し、ＤＭＡ制御
器３２０へデジタル信号サンプルを提供するために接続
された送信保持レジスタ３３０と受信保持レジスタ３４
０を有する。前述したように、この信号の流れは図１の
矢印に示したように行われ、そこでは、デジタル信号サ
ンプルはＤＭＡ制御器３２０から並列にそれぞれ送信保
持レジスタ３３０と受信保持レジスタ３４０へ、及び逆
に送信保持レジスタ３３０と受信保持レジスタ３４０か
ら転送される。また、双方向デジタル信号インターフェ
ース３００はそれぞれ受信保持レジスタ３４０と送信保
持レジスタ３３０にデジタル信号サンプルを提供し、受
信保持レジスタ３４０と送信保持レジスタ３３０からデ
ジタル信号サンプルを受信するように接続された送受信
シフトレジスタ３５０を有する。前述したように、信号
情報の流れは図１の矢印に示したように行われ、そこで
は、デジタル信号または信号サンプルは保持レジスタと
シフトレジスタとの間に並列に転送される。送受信シフ
トレジスタ３５０はさらにＣＯＤＥＣ２００に接続され
て、シリアルにＣＯＤＥＣ２００へデジタル信号サンプ
ルを提供し、ＣＯＤＥＣ２００からデジタル信号サンプ
ルを受信するのに適合する。ＣＯＤＥＣ２００は例え
ば、ＡＴ＆Ｔ７５２５ＴｅｌｅｐｈｏｎｅＣＯＤＥＣか
らなる。しかし、本発明はこれに限定されるものではな
い。それ故に、デジタル信号は同時に信号ビット、また
は同時にバイナリデジタル信号サンプルの形式で各シリ
アルポート上の送受信シフトレジスタ３５０とＣＯＤＥ
Ｃ２００との間に転送される。

【００１２】ＲＡＭ１００とＣＯＤＥＣ２００との間の
デジタル信号サンプルの転送のタイミングを同調させる
ためには、図１には例えば、外部導入のクロックパルス
のような制御信号を有する。このクロック信号ＳＣＬＫ
は外部から導入され、ＣＯＤＥＣ２００と双方向デジタ
ル信号インターフェース３００に提供される。双方向デ
ジタル信号インターフェース３００はＳＣＬＫに基づい
て送受信シフトレジスタ３５０にクロックタイミング信
号を提供し、ＣＯＤＥＣ２００はＳＣＬＫに基づいて双
方向デジタル信号インターフェース３００にタイミング
信号、フレーム同期（ＦＳ）を提供する。ただし、本発
明は外部からクロック信号を導入すること、及び上述し
たように提供されることに限定されるものではない。本
発明のデジタル信号処理システムにおいては、タイミン
グ信号は種々の方法によりハンドルされる。例えば、Ｆ
Ｓ信号は双方向デジタル信号インターフェース３００か
ら導入され、ＣＯＤＥＣ２００に提供される。また、Ｃ
ＯＤＥＣ２００と双方向デジタル信号インターフェース
３００は各自分離の相互に同期された信号を有すること
も可能である。この実施例においては、ＣＯＤＥＣ２０
０はフレーム同期（ＦＳ）信号を提供して、シリアルデ
ジタル信号サンプルの形式で提供されたデジタル信号ま
たはデジタル信号サンプルの連続したワードの間の分離
点をマークし、または指示する。

【００１３】図１に示すように、本発明の双方向デジタ
ル信号処理システムは幾つかの利点を有する。例えば、
この双方向デジタル信号処理システムはデジタル信号サ
ンプルの記憶に必要なＲＡＭの量、及びシリアルポート
及びＤＭＡ制御器に必要なハードウェアまたは回路をを
減少させる。次に詳述するように、前者の利点は、同一
物理メモリ位置がそこへのデジタル信号サンプルの記憶
とそこからのデジタル信号サンプル送出との両方に利用
されることにより得られる。後者の利点は、図１の送受
信シフトレジスタ３５０のような信号シフトレジスタを
ＣＯＤＥＣから入力されたデジタル信号サンプル及びＣ
ＯＤＥＣへ出力されたデジタル信号サンプルに配分する
ことと、ＤＭＡ制御器におけるアドレスポインタと信号
回路を配分することにより得られる。この実施例におい
ては、これらの利点は、並列−シリアル変換の双方向特
性の開発により得られる。このような双方向システムに
おいては、入力、出力デジタル信号のサンプリング速度
は同一でもよく、入力、出力シフトレジスタのサイズ及
びシフト速度は同じでもよい。それ故に、２つの方向に
おけるデジタル信号サンプルの流れ、例えばメモリから
ＣＯＤＥＣへ及びＣＯＤＥＣからメモリへは互いにロッ
クステップに操作され、効率性はこの双方向の操作のた
めに同一メモリバッファ及び１つのみのシフトレジスタ
を使用することにより得られる。

【００１４】図１に示した実施例においては、ＤＭＡ制
御器３２０はＲＡＭ１００内のメモリバッファと送信保
持レジスタ３３０、受信保持レジスタ３４０との間にデ
ジタル信号サンプルを転送する。デジタル信号サンプル
はメモリバッファにおけるメモリ位置から読み出され、
送信保持レジスタ３３０に転送される。また、デジタル
信号サンプルは受信保持レジスタ３４０から転送、また
は読み出され、メモリバッファにおけるメモリ位置に書
き出される。前述したように、本実施例においては、制
御器はメモリバッファからデジタル信号サンプルのすぐ
隣の連続的な出力と入力を提供する。少なくとも行われ
ているデジタル信号処理の双方向特性により、またＤＭ
Ａチャネルの出力、入力メモリバッファがＲＡＭ内の同
一の物理メモリバッファを使用することにより、これら
の操作は得られる。また、図１に示した実施例において
は、入力、出力信号サンプルは、ほぼ同時にデジタル信
号サンプルを双方向に並列−シリアル変換することを可
能にしたシリアルポートで信号シフトレジスタを分配す
る。

【００１５】本発明の双方向デジタル信号処理システム
は必ずしも図１に示したものに限定されるものではな
い。例えば、シリアルポートの代わりに、例えば、ANAL
OG DEVICES 1848 CODECまたは同様な互換性のあるＣＯ
ＤＥＣなどのような並列ポートを用いるＣＯＤＥＣは使
用される。そのような実施例において、送受信シフトレ
ジスタ３５０は不必要となる。それにも関わらず、本発
明による双方向デジタル信号処理システムを使用する利
点には、前述したように、デジタル信号サンプルがＲＡ
Ｍ内の同一物理メモリ位置からまたはそこへ双方向に転
送されることにある。

【００１６】また、本発明は必ずしもこれに限定される
ものではない。例えば、図１に示した実施例は、１６バ
イナリ信号値または１６ビットサンプルを含むデジタル
信号サンプルを転送するのに使用される。このようなデ
ジタル信号サンプルについては、ＤＭＡ制御器は同時に
単一の１６ビットサンプルを転送する。例えば、１つの
実施例においては、メモリは８ＫＨｚサンプリング速度
をサポートすることが可能である。また、メモリバッフ
ァのサイズは例えば、１ＫＢにセットされ、実施例によ
っては円形またはピンポンバッファのいずれかの形で使
用される。このような実施例に関しては、例えばMary
E. S. Loomis著の"Data Management andFile Processin
g"(Prentice-Hall, Inc. 1983)、またはBenjamin Sidle
の論文"The Secrets of DMA"(Process Communications,
Ltd. 1993)に開示されている。バッファの開始アドレ
スは各自のアドレスレジスタ（図示せず）により決めら
れるが、図１の実施例におけるＤＭＡ制御器にアクセス
されるメモリバッファの現在位置はＤＭＡアドレスレジ
スタ３１０により制御される。各自のアドレスレジスタ
を使用する実施例はハードウェアの減少を可能とする。
例えば、幾つかのインターフェースユニットは単一のＤ
ＳＰシステムに使用され、各インターフェースのメモリ
バッファは非常にメモリに近接して配置されて、各バッ
ファの開始アドレスはアドレスの所定の部分に対して同
一のビットあるいはバイナリ値を有する。

【００１７】各デジタル信号サンプルに対しては、図１
に示した本発明の双方向デジタル信号処理（ＤＳＰ）シ
ステムは、次の方法に従って操作される。デジタル信号
サンプルはＤＯＵＴを介してＣＯＤＥＣ２００から送受
信シフトレジスタ３５０にシリアルに読み出され、また
は転送される。別の実施例においては、デジタル信号サ
ンプルは並列に読み出され、または転送される可能性が
ある。前に並列にメモリから読み出され、または転送さ
れたデジタル信号サンプルは送信保持レジスタ３３０に
格納または記憶される。ＣＯＤＥＣ２００から読み出さ
れたまたは得られたデジタル信号サンプルは送受信シフ
トレジスタ３５０からまたはシフトレジスタが使用され
ない場合他のレジスタから受信保持レジスタ３４０に移
送または転送される。送信保持レジスタ３３０上のデジ
タル信号は送信保持レジスタ３３０から送受信シフトレ
ジスタ３５０に、またはシフトレジスタが使用されない
場合他のレジスタに移送または転送される。そして、Ｄ
ＭＡ制御器３２０はＲＡＭ１００にアクセスするのに要
求、または指示される。幾つかの装置が任意の与えられ
た時間にメモリにアクセスしようとする実施例において
は、これは一般的にこの要求を優先させて、そしてＤＭ
Ａ制御器３２０を使用する周知の仲裁者（図示せず）に
よりデータ及びアドレスバスを介してメモリにアクセス
する。この仲裁者（Arbiter)に介しては、例えば、Sada
hiro Horiko著の応用ノート"3-bit Arbiter"(System De
sign Handbook, 2d Ed., Monolithic Memories, In
c.)、またはJeffrey Walck著の"Design of EISA System
Motherboard Containing An 80486 And An AT&T DSP32
10 Digital Signal Processor"(Conference Proceeding
ofthe Silicon Valley Personal Computer Design Con
ference(SVPC'92), held Augest 10-12, 1992)に開示さ
れている。もちろん、様々な実現方法はメモリアクセス
に利用されるため、本発明は必ずしもこれに限定される
ものではない。一旦、メモリへのアクセスが得られる
と、メモリから得られようとする次のデジタル信号サン
プルはメモリバッファ内の現在の特別メモリ位置から送
信保持レジスタ３３０に移送または転送される。また、
前にＣＯＤＥＣ２００から得られたデジタル信号サンプ
ル受信保持レジスタ３４０からメモリバッファ内の特別
メモリ位置に移送または転送される。

【００１８】図１に示すように、前のステップと同じ
く、一旦、フレーム同期（ＦＳ）信号が活性になると、
送受信シフトレジスタ３５０に記憶された特別のデジタ
ル信号サンプルに対応するバイナリ信号値は受信保持レ
ジスタ３４０に転送され、送信保持レジスタ３３０に記
憶された特別のデジタル信号サンプルに対応するバイナ
リ信号値は送受信シフトレジスタ３５０に転送される。
そして、ＤＭＡ制御器３２０は前述したように、メモリ
にアクセスする。一旦、ＤＭＡ制御器３２０はメモリに
アクセスし、メモリバスの制御を有すると、それはま
ず、ＤＭＡアドレスレジスタ３１０によってこのデジタ
ル信号サンプルを指定されたアドレスとメモリ位置から
送信保持レジスタ３３０に転送またはコピーする。そし
て、ＤＭＡ制御器３２０は、受信保持レジスタ３４０に
あるこのデジタル信号サンプルを同一のメモリ位置に転
送またはコピーし、そしてメモリバス１０５の制御を放
棄する。最後に、この実施例においては、ＤＭＡ制御器
はＤＭＡアドレスレジスタ内のメモリ位置アドレスを増
分させる。この過程は次の活性ＦＳ信号で繰り返され
る。また、ＤＭＡ制御器の内部回路構成によって、もし
アドレスレジスタは最後にゼロに「回り込んでいる」
と、各種の動作は指示され、ＤＭＡ制御器を不能にする
か、または前述した過程を繰り返すために次のＦＳ信号
を待つかのいずれが発生する。

【００１９】図１の実施例においては、ＤＭＡ制御器３
２０はＲＡＭ１００にアクセスして、送受信シフトレジ
スタ３５０になるバイナリ信号値はＣＯＤＥＣ２００に
シフトアウトして、また同時にＣＯＤＥＣ２００からバ
イナリ信号値は送受信シフトレジスタ３５０にシフトイ
ンされる。この処理方法は前述したように、同時双方向
の並列−シリアル変換を提供する。例えば、１６バイナ
リ信号値からなるデジタル信号サンプルの場合、ＣＯＤ
ＥＣは１６ビットまたはバイナリ信号値をシフトする。
図１に示したように、送受信シフトレジスタ３５０への
クロックはＣＯＤＥＣから得られたタイミング信号によ
り提供される。なお、本実施例においては、送受信シフ
トレジスタ３５０が出力しようとするすべてのバイナリ
信号値をシフトしてしまい、入力しようとするバイナリ
信号値を得てしまうと、受信保持レジスタにデジタル信
号サンプルを転送する必要がある。それ故に、送受信シ
フトレジスタ３５０はその後、ＣＯＤＥＣから得ようと
する次のデジタル信号サンプルの第１ビットの処理が完
了する前に、送信保持レジスタから他のデジタル信号サ
ンプルを得ることになる。そのため、ＦＳ信号が活性に
なると、ＤＭＡ制御器にとっては次のＦＳ信号の前に、
保持レジスタとメモリバッファ間のデジタル信号サンプ
ルを転送することが望ましい。

【００２０】図３には一実施例として本発明の双方向デ
ジタル信号処理（ＤＳＰ）システム４１０を示す。この
実施例においては、双方向デジタル信号インターフェー
ス６００は例えば、AT&T 7525 CODECに接続するのに適
合する。ここで、ＣＯＤＥＣクロック信号または他のク
ロックは２０４８ＭＨｚを有し、例えば、８ＫＨｚサン
プリング速度の２５６倍となり、８ＫＨｚサンプル間に
２５６ビットシフト周期を有する。また、シフトレジス
タは、ＦＳ信号が活性となる最初の１６ビット周期の間
にのみ活性となっている。ＤＭＡ制御器は２４０ビット
周期、すなわち一般のハードウェア実現では約１１７ｍ
ｓを有して、メモリとシフトレジスタ間にデジタル信号
サンプルを転送する。

【００２１】図１と比べて、図３の実施例において、受
信保持レジスタ３４０は省略される。受信保持レジスタ
３４０を不要とする理由の一つは、ＤＭＡ制御器が直接
に送受信シフトレジスタ６５０からメモリへデジタル信
号サンプルを転送するのに十分長い時間周期があるから
である。そのため、この実施例において、ＦＳ信号に従
って、送受信シフトレジスタ６５０はＣＯＤＥＣ５００
から同時に１６バイナリ信号サンプル値またはビットを
シフトイン、及びシフトアウトする。この操作が終わる
後、ＤＭＡ制御器６２０は指示されて、必要なメモリ操
作を行うために２４０クロックサイクルを有する。ま
ず、メモリバッファ内の特別のメモリ位置にあるデジタ
ル信号サンプルは送信保持レジスタ６３０に転送され
る。次に、送受信シフトレジスタ６５０にあるデジタル
信号サンプルはメモリバッファ内の同一の特別のメモリ
位置に転送される。最後に、送信保持レジスタ６３０に
あるデジタル信号サンプルは送受信シフトレジスタ６５
０に転送され、次のＦＳ信号に従ってＣＯＤＥＣにシフ
トまたは転送される。

【００２２】また、図１に示した本発明の双方向デジタ
ル信号処理システムを操作する方法と比較して、図３に
示した実施例においては、ＣＯＤＥＣから前に得られ、
シフトレジスタに記憶されたデジタル信号サンプルを例
えば図１の受信保持レジスタ３４０のような他のレジス
タに転送する代わりに、図３の送受信シフトレジスタ６
５０のようなシフトレジスタに記憶されたデジタル信号
サンプルは前述したように、直接にメモリ内の特別のメ
モリ位置に転送される。

【００２３】図４には一実施例として本発明の双方向デ
ジタル信号処理（ＤＳＰ）システム１０１０を示す。こ
の実施例においては、前述したように、双方向デジタル
信号インターフェース７００は例えば、AT&T 7525 CODE
Cに接続するのに適合する。図１の受信保持レジスタ３
４０は図３の実施例により省略されたと同様に、図４に
示す実施例では、図１と３の送信保持レジスタを省略し
た。同様に、この送信保持レジスタが省略される理由
は、少なくともＤＭＡ制御器がその操作を行うのに十分
長い時間期間があり、また次に詳述するようにメモリ転
送操作の方法が変わるからである。

【００２４】この実施例においては、初期状態では、送
受信シフトレジスタ７５０にはＣＯＤＥＣから得られた
デジタル信号サンプルを含む。また、ＲＡＭ９００にお
けるメモリバッファ内のメモリ位置はメモリ転送操作の
このサイクルのために決められ、第１メモリ位置と称さ
れる。このメモリ位置には、最初ではＣＯＤＥＣへ転送
されようとするデジタル信号サンプルを含んでいない。
そのため、ＤＭＡ制御器７２０はＲＡＭ９００に接続さ
れたメモリバスの制御を得ると、送受信シフトレジスタ
７５０に初期に記憶されたデジタル信号サンプルをこの
第１メモリ位置に転送する。次に、ＤＭＡ制御器７２０
はメモリ転送操作のこのサイクルのために第２または別
の所定のメモリ位置（第２メモリ位置と称されるに記憶
されたデジタル信号サンプルを送受信シフトレジスタ７
５０に移送する。一般的に、この第２メモリ位置は次の
連続的なメモリ位置である。しかし、本発明は必ずしも
これに限定されるものではない。

【００２５】ＲＡＭ９００から送受信シフトレジスタ７
５０へのデジタル信号サンプルの転送により、メモリバ
ッファ内の第２メモリ位置はＣＯＤＥＣ８００から得ら
れようとするデジタル信号サンプル、例えば、次のデジ
タル信号サンプルを記憶することが可能となる。前述し
た第２メモリ位置は次の連続的なメモリ位置ではなくて
も、使用される特別のメモリ転送操作によっては、次の
デジタル信号サンプルではなくデジタル信号サンプルが
この第２メモリ位置に記憶される。この実施例において
は、前述したように、ＣＯＤＥＣ８００から得られよう
とする次のデジタル信号サンプルは送受信シフトレジス
タ７５０にシフトインされると同時に、送受信シフトレ
ジスタ７５０に記憶されたデジタル信号サンプルはＣＯ
ＤＥＣにシフトアウトされる。この期間に、ＤＭＡ制御
器７２０は一般的にメモリバスの制御を放棄し、送受信
シフトレジスタ７５０が転送を完了させた後、メモリバ
スの制御を再取得する。ＤＭＡ制御器７２０は、メモリ
バスを再取得すると、再び前述した転送を行う。この実
施例では、メモリ転送操作の次のサイクルのために、第
１所定のメモリ位置は前述した第２メモリ位置を構成す
る。メモリバッファから及びそこへのデジタル信号サン
プルの転送に関する前述した方法は前の実施例に述べた
方法と同様である。前の実施例では、デジタル信号サン
プルはバッファ内のメモリ位置から送受信シフトレジス
タ７５０に移送され、送受信シフトレジスタ７５０はＣ
ＯＤＥＣ８００から他のデジタル信号サンプルを得た
後、この他のデジタル信号サンプルは同一の物理メモリ
位置に転送されて、これにより前述したようにメモリ空
間の使用は効率的となる。ただし、この実施例の異なる
点は、ＤＭＡ制御器７２０によるメモリバスの制御の放
棄にある。前述したように、制御を放棄している間に、
送受信シフトレジスタ７５０はシリアルにデジタル信号
サンプルをＣＯＤＥＣ８００に転送し、また同時に、Ｃ
ＯＤＥＣ８００からデジタル信号サンプルを得る。その
ため、この方法はこの期間に、メモリアクセスを必要と
するＤＳＰシステム上の他の装置（図示せず）にメモリ
を使用させることが可能である。

【００２６】図２はメモリバッファの断面を示す。この
メモリバッファにはデジタル信号サンプルを含み、この
デジタル信号サンプルは、メモリアクセスの進行と同時
に前述した方法により転送される。前述したように、本
発明の実施例では、メモリバッファ内のメモリ位置は連
続的にアクセスされるが、本発明は必ずしもこれに限定
されるものではない。各メモリ位置にいては、記憶され
たデジタル信号サンプルはそのメモリ位置から読み出さ
れまたは転送されたり、他のデジタル信号サンプルはそ
のメモリ位置に書き込まれまたは転送されたりする。各
種のメモリ、例えば、静態ＲＡＭ（ＳＲＡＭ）は使用さ
れるが、周知の動態ＲＡＭ（ＤＲＡＭ）がデジタル信号
サンプルの記憶に使用されると、本発明の双方向デジタ
ル信号処理システムはさらなる利点を得ることができ
る。これは、前述したように、得られた出力デジタル信
号サンプルは記憶されようとする入力デジタル信号サン
プルと同一のメモリ位置にあるため、読みと書きの操作
はＤＲＡＭバスに相互関連すれば、操作は例えば、"DRA
M Databook 1993"の第１章のＤＲＡＭ(Micron Semicond
uctor, Inc.)に開示される２つのページモード、すなわ
ち、読み−書きサイクル（読み−修正−書きサイクルと
も呼ばれる）を用いて行われるからである。これらの操
作は操作効率性がよく、一般的にメモリの入力と出力バ
ッファがＤＲＡＭの物理的に分離した領域の場合よりも
よりよいＤＲＡＭの機能を発揮できる。例えば、読みと
書きサイクルがそれぞれ約７０ｎｓのオーダー、合わせ
て１４０ｎｓにある場合、読み−書きサイクルは機能を
増強するために１００ｎｓオーダーの時間周期を必要と
する。この機能増強は、読み−書きサイクルを用いた連
続メモリ転送操作における同一メモリアドレス位置に対
して読み−書きが行われる場合、ＤＲＡＭを効率に動作
させる設計の副産物である。また、機能増強は、近接し
たメモリ位置でメモリ転送操作のシーケンスを行う本発
明の実施例により得られる。例えば、図４に示した実施
例において、前述したように、第１所定のメモリ位置へ
の書きに続いて、近接した第２所定のメモリ位置からの
読みが直ぐ行われる。

【００２７】

【発明の効果】以上述べたように、本発明はＣＯＤＥＣ
の分離ピンの数を減少させて、装置のコストを低減させ
た。

【図面の簡単な説明】

【図１】本発明による双方向デジタル信号処理システム
を表すブロック図。

【図２】本発明の双方向デジタル信号処理システムの操
作におけるランダムアクセスメモリ（ＲＡＭ）バッファ
を表す断面図。

【図３】本発明の双方向デジタル信号処理システムの他
の実施例を表すブロック図。

【図４】本発明の双方向デジタル信号処理システムの他
の実施例を表すブロック図。

【符号の説明】

１０太い実線矢印（アドレス信号の流れ）２０細い実線矢印（並列に流れているデータ信号）３０細い点線矢印（制御または時間信号の流れ）４０太い点線矢印（シリアルに流れているデータ信
号）１００、４００、９００ＲＡＭ１０５メモリバス１１０、４１０、１０１０本発明の双方向デジタル信
号処理（ＤＳＰ）システム２００、５００、８００ＣＯＤＥＣ２０５シリアル入力ポート２１５シリアル出力ポート３００、６００、７００双方向デジタル信号インター
フェース３１０、６１０、７１０ＤＭＡアドレスレジスタ３２０、６２０、７２０ＤＭＡ制御器３３０、６３０送信保持レジスタ３４０受信保持レジスタ３５０、６５０、７５０送受信シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェフリーアランワルックアメリカ合衆国，08833 ニュージャージー，ハンターダンカントリー，レバノン，カントリーヒルロード 18

Claims

【特許請求の範囲】

【請求項１】メモリ（１００、４００）とＣＯＤＥＣ
（２００、５００）との間に双方向にデジタル信号サン
プルを転送する方法において、（Ａ）第１デジタル信号サンプルをＣＯＤＥＣ（２０
０、５００）から第１レジスタ（３５０、６５０）に転
送するステップと、（Ｂ）第２デジタル信号サンプルをメモリ（１００、４
００）内の特別のメモリ位置から第２レジスタ（３３
０、６３０）に転送するステップと、（Ｃ）第１デジタル信号サンプルをこの第１レジスタ
（３５０、６５０）からメモリ（１００、４００）内の
特別のメモリ位置に転送するステップとを含むことを特
徴とする双方向デジタル信号サンプルの転送方法。
【請求項２】前記ステップ（Ｂ）??は並列に第２デジ
タル信号サンプルを特別のメモリ位置から第２レジスタ
（３３０、３６０）に転送することを特徴とする請求項
１の方法。
【請求項３】前記ステップ（Ｃ）??において、（Ｃ１）第１デジタル信号サンプルを第１レジスタ（３
５０）から第３レジスタ（３４０）に転送するステップ
と、（Ｃ２）第２デジタル信号サンプルを第２レジスタ（３
３０）から第１レジスタ（３５０）に転送するステップ
と、（Ｃ３）第１デジタル信号サンプルを第３レジスタ（３
４０）からメモリ（１００）内の特別のメモリ位置に転
送するステップとを含むことを特徴とする請求項１??の
方法。
【請求項４】前記ステップ（Ａ）??はシリアルにこの
デジタル信号サンプルを転送することを特徴とする請求
項１??の方法。
【請求項５】第２デジタル信号サンプルを第１レジス
タ（３５０）からＣＯＤＥＣ（２００）にシリアルに転
送すると同時に、第３デジタル信号サンプルをＣＯＤＥ
Ｃ（２００）から第１レジスタ（３５０）にシリアルに
転送することを特徴とする請求項３の方法。
【請求項６】メモリ（９００）とＣＯＤＥＣ（８０
０）との間に双方向にデジタル信号サンプルを転送する
方法において、第１デジタル信号サンプルをメモリ（９００）内の特別
のメモリ位置からレジスタ（７５０）に転送するステッ
プと、第１デジタル信号サンプルをレジスタ（７５０）からＣ
ＯＤＥＣ（８００）にシリアルに転送すると同時に、第
２デジタル信号サンプルをＣＯＤＥＣ（８００）からレ
ジスタ（７５０）にシリアルに転送するステップと、第２デジタル信号サンプルをレジスタ（７５０）からメ
モリ（９００）内の特別のメモリ位置に転送するステッ
プとを含むことを特徴とする双方向デジタル信号サンプ
ルの転送方法。
【請求項７】双方向デジタル信号サンプルインターフ
ェース（３００、６００、７００）は所定のサイズのメ
モリバッファを含んだメモリユニット（１００、４０
０、９００）とＣＯＤＥＣ（２００、５００、８００）
とに接続するのに適合し、前記インターフェース（３００、６００、７００）はさ
らに、メモリバッファ内の選択された一つのメモリ位置
から及びそこへデジタル信号サンプルを少なくとも双方
向に転送するのに適合することを特徴とする集積回路。
【請求項８】前記インターフェース（３００、６０
０、７００）はさらに、メモリバッファ内の選択された
一つのメモリ位置から及びそこへデジタル信号サンプル
を連続的なメモリ転送操作により少なくとも双方向に転
送するのに適合することを特徴とする請求項７の集積回
路。
【請求項９】前記メモリ（１００、４００、９００）
は並列に前記メモリバッファ内のメモリ位置に及びそこ
からデジタル信号サンプルを転入、及び転出するための
入力−出力ポートを含み、前記インターフェース（３００、６００、７００）はメ
モリの並列ポートに接続されるのに適合することを特徴
とする請求項８の集積回路。
【請求項１０】前記ＣＯＤＥＣ（２００）はシリアル
入力ポートとシリアル出力ポートとを含み、前記インターフェース（３００）はＣＯＤＥＣのシリア
ルポートに接続されるのに適合し、前記インターフェース（３００）はさらに同時に双方向
の並列−シリアルデジタル信号変換を行うのに適合する
ことを特徴とする請求項９の集積回路。