KR100320434B1 - 아날로그 디지탈 컨버터 - Google Patents

Abstract

본 발명은 고속 직렬 데이터 처리에 적당한 아날로그 디지털 컨버터에 관한 것으로, 이를 위한 본 발명에 따른 아날로그 디지탈 컨버터는 기준 스트로브 신호 (REF_STB), 기준 클럭 신호(REF_CLK) 및 비트수 제어신호 (CONT_1,CONT_2)를 입력받아 제1,2 내부 클럭 신호(CLK_A,CLK_B), 출력 방향 제어 신호(CONT_3)를 발생시키는 클럭 제어 블록과, 상기 제1 내부 클럭 신호(CLK_A)에 동기되어 입력되는 아날로그 신호를 병렬 디지털 데이터로 변환하는 병렬 아날로그 디지털 컨버터와, 상기 제2 내부 클럭 신호(CLK_B)에 동기되어 상기 병렬 디지털 데이터를 직렬 디지털 데이터로 변환하는 병렬-직렬 변환 로직 제어 블록을 포함하여 이루어짐을 특징으로 한다.

Description

아날로그 디지탈 컨버터{ANALOG TO DIGITAL CONVERTER}

본 발명은 아날로그 디지털 컨버터에 관한 것으로, 특히 고속 직렬 데이터를 처리하는데 적당한 아날로그 디지털 컨버터에 관한 것이다.

일반적으로 아날로그 디지털 컨버터(Analog to digital converter;ADC)는 아날로그 입력 신호를 받아서 정해진 시간동안 디지털 신호로 변환하는 장치이다.

그리고 디지털/아날로그 컨버터(Digital to analog converter;DAC) 또는 아날로그/디지털 컨버터(Analog to digital converter;ADC)는 온칩(on-chip)에 매칭되는 회로기술에 의존하고 있다.

한편 직렬 데이터 출력을 요구하는 아날로그 디지털 컨버터를 단품으로보다는 다기능 칩(multi-function chip)의 한 기능으로 주로 사용한다.

또한 아날로그 디지털 컨버터의 처리 속도가 증가되고 오차없는 정확한 데이터를 출력해야 하므로 고성능의 아날로그 디지털 컨버터가 요구된다.

그러나 종래 이용되던 직렬 처리 방식의 아날로그 디지털 컨버터는 고속 데이터 처리와 고성능의 두가지 요구 조건을 만족하지 못한다.

이로 인해 병렬 아날로그 디지털 컨버터의 사용이 요구되나 출력 핀의 수가 늘어나는 한계점을 갖고 있다.

따라서 고속 직렬 데이터 처리를 가능하게 하는 아날로그 디지털 컨버터의 개발에 대한 관심이 증가되고 있다.

이하 첨부도면을 참조하여 종래기술에 따른 아날로그 디지털 컨버터에 관해 설명하면 다음과 같다.

도 1 은 일반적인 직렬 아날로그 디지털 컨버터를 나타낸 블록도로서, 아날로그 입력신호(Vin)를 기준 스트로브 신호(Ref_stb) 및 기준 클럭 신호(Ref_clk)에 동기하여 디지털 신호로 변환하여 디지털 출력(Data_out)을 정해진 타이밍(Timing)에 직렬(Serial)로 내보내는 직렬 아날로그 디지털 컨버터(Serial Analog DigitalConverter)를 나타내고 있다. ['Reference refreshing cyclic analog to digital and digital to analog converters' (IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.SC-21,NO.4,AUG 1986)]

도 2 는 종래 기술의 알고리즘 아날로그 디지털 컨버터(Algorithmic ADC)로서, 기준 클럭 신호(CLK_REF)의 T3의 로우(low)인 구간에서 스트로브 신호(Vstb)는 하이상태가 되고 제 1 스위치(SW1)가 아날로그 입력단(Vin)에 연결된다.

이 값이 샘플/홀드부(11)에 입력되어 샘플링(sampling) 및 홀딩(holding)되고 승산기(12)에서 그 값이 두배가 되어 Va를 출력한다.

이어 상기 승산기(12)의 출력 신호 Va는 기준클럭 신호의 T3의 하이(high)구간에서 기준전압(Vref)과 비교되어 출력되는 데이터(Vout) 값을 결정하며 기준 클럭 신호의 T4의 로우구간에서 직렬로 출력된다.

이 때 상기 출력된 신호는 출력 데이터(Data_out)의 최상위 비트(Most Significant Bit;MSB)가 되는데 8 비트 데이터일 경우 D7이 된다.

한편 스트로브 신호(Vstb)는 기준 클럭 신호의 T3구간의 로우 구간에서만 하이 상태이고 T11까지는 로우상태를 유지한다.

즉 T10에서 기준 스트로브 신호(REF_STB)가 하이가 되어 T12 의 로우구간에서 하이가 될때까지는 로우가 된다.

이어 T4에서 최상위 비트(MSB)가 결정되면 그 값에 의해 제 2 스위치(SW2)에서 출력되어지는 값이 정해진다.

이어 상기 제 2 스위치(SW2)에서 출력된 값은 가산기(14)에서 Va-Vs2이 되고, 샘플/홀드부(11)와 승산기(12), 비교기(13)를 거쳐서 T5의 로우구간동안 출력되어 최상위 비트(MSB)의 다음 비트 값(D6)을 결정한다.

도 3 에 도시된 바와 같이 원하는 비트만큼 반복하면서 스트로브 신호 및 클럭 신호에 동기하여 디지탈 출력을 정해진 타이밍에 직렬로 출력한다.

그리고 직렬로 출력되는 데이터의 가운데 부분에 라이징 에지를 갖는 클럭을 그 비트수만큼 발생시키어 외부에서 유효한 데이터의 값을 갖도록 한다.

이상과 같이 스트로브 신호(Vstb)에 의해 입력된 아날로그 입력(Vin) 값이 샘플/홀드와 승산기를 거치면서 오차가 발생하면, 즉 Va값과 차이가 발생하면 그 값이 최상위 비트(MSB)에서는 Voffset이 된다.

이어 그 다음 비트에는 승산기에서 2 배를 곱하는 과정을 수행하므로 오차는 {(Voffset×2) + Voffset}이 된다.

그러나 상기와 같은 종래기술에 따른 아날로그 디지털 컨버터는 고유의 오차 (Voffset)가 비트수가 증가할수록 2의 n승배(2n)로 증가하며 그 값이 누적되어 정확한 디지털 데이터를 출력할 수 없는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 출력 데이터의 정확성을 증가시키고 고속 직렬 데이터를 출력하는데 적당한 아날로그 디지털 컨버터를 제공하는데 그 목적이 있다.

도 1 은 일반적인 직렬 아날로그 디지털 컨버터(Serial ADC)를 나타낸 구성 블록도

도 2 는 종래기술에 따른 알고리즘 아날로그 디지털 컨버터(Algorithm ADC)를 나타낸 회로도

도 3 은 도 2 에 따른 8 비트 직렬 디지털 데이터의 출력 타이밍도

도 4 는 본 발명에 따른 아날로그 디지털 컨버터를 나타낸 구성 블록도

도 5 는 본 발명에 따른 8 비트 직렬 디지털 데이터의 출력 타이밍도

도면의 주요부분에 대한 부호의 설명

40 : 클럭 제어 블록 50 : 병렬 아날로그 디지털 컨버터

60 : 병렬-직렬 변환 로직 제어 블록

상기의 목적을 달성하기 위한 본 발명에 따른 아날로그 디지털 컨버터는 기준 스트로브 신호(REF_STB), 기준 클럭 신호(REF_CLK) 및 비트수 제어신호(CONT_1 ,CONT_2)를 입력받아 제1,2 내부 클럭 신호(CLK_A,CLK_B), 출력 방향 제어 신호(CONT_3)를 발생시키는 클럭 제어 블록과, 상기 제1 내부 클럭 신호(CLK_A)에 동기되어 입력되는 아날로그 신호를 병렬 디지털 데이터로 변환하는 병렬 아날로그 디지털 컨버터와, 상기 제2 내부 클럭 신호(CLK_B)에 동기되어 상기 병렬 디지털 데이터를 직렬 디지털 데이터로 변환하는 병렬-직렬 변환 로직 제어 블록을 포함하여 이루어짐을 특징으로 한다.

이하 본 발명에 따른 아날로그 디지털 컨버터에 관해 첨부도면을 참조하여 설명하면 다음과 같다.

도 4 는 본 발명에 따른 아날로그 디지털 컨버터를 나타낸 구성 블록도이고, 도 5 는 본 발명의 실시예에 따른 8 비트 직렬 디지털 데이터의 출력 타이밍도이다.

도 4 에 도시된 바와 같이, 본 발명에 따른 아날로그 디지털 컨버터는 기준 스트로브 신호(REF_STB), 기준 클럭 신호(REF_CLK) 및 비트수 제어신호(CONT_1, CONT_2)를 입력받아 제 1,2 내부 클럭 신호(CLK_A,CLK_B), 출력 방향 제어 신호 (CONT_3)를 발생시키는 클럭 제어 블록(40)과, 상기 제 1 내부 클럭 신호(CLK_A)에 동기되어 입력되는 아날로그 신호를 병렬 디지털 데이터로 변환하는 병렬 아날로그 디지털 컨버터(50)와, 상기 제 2 내부 클럭 신호(CLK_B)에 동기되어 상기 병렬 디지털 데이터를 직렬 디지털 데이터로 변환하는 병렬-직렬 변환 로직 제어 블록(60)을 포함하여 구성된다.

상기와 같이 구성된 본 발명에 따른 아날로그 디지털 컨버터의 동작에 대해 설명하면 다음과 같다.

즉 본 발명은 기준 스트로브 신호(REF_STB)에 동기되어 하나의 아날로그 신호(Vin)를 입력받은 후, 다음 기준 스트로브 신호(REF_STB)에 의해 동일한 과정을 수행하기 이전에 원하는 비트수만큼의 디지털 데이터(DATA_OUT)를 직렬로 출력시킨다.

도 5 에 도시된 바와 같이, 먼저 클럭 제어 블록(40)은 기준 클럭 신호 (REF_CLK)와 기준 스트로브 신호(REF_STB)를 이용하여 제1 내부 클럭 신호(CLK_A)와 제2 내부 클럭 신호(CLK_B)를 발생시킨다.

이 때 상기 기준 스트로브 신호(REF_STB)가 하이 상태가 된 시점(T1)의 하이구간)을 기준으로 제 1 내부 클럭신호(CLK_A)를 발생시킨다.

이어 상기 병렬 아날로그 디지털 컨버터(50)는 상기 제 1 내부 클럭 신호 (CLK_A)에 동기되어 아날로그 신호(Vin)를 입력받아 원하는 비트수의 디지털 데이터(Dn-1~D0)로 변환한다.

이 때 상기 디지털 데이터는 병렬 데이터(parallel data)로서 다음 기준 스트로브 신호(REF_STB)가 하이(high)가 되어 새로운 아날로그 입력을 받아들일 때까지 그 값을 유지한다.

이어 상기 기준 클럭 신호(REF_CLK)의 T2~T3구간에서 상기 병렬 아날로그 디지털 컨버터(50)는 상기 제1 내부 클럭 신호(CLK_A)에 동기되어 디지털 데이터(Dn-1~D0)를 병렬 전송(parallel load)한다.

즉 상기 디지털 데이터(Dn-1~D0)는 상기 제 1 내부 클럭 신호(CLK_A)의 한 번의 클럭에 의해 병렬-직렬 변환 로직 제어 블록(60)에 병렬 전송된다.

이어 상기 병렬 전송된 디지털 데이터는 상기 제 2 내부 클럭 신호(CLK_B)의 상승 에지(rising edge)에서 직렬 출력된다.

여기서 상기 병렬-직렬 변환 로직 제어 블록(60)은 양방향 쉬프트(bidirect ional shift)가 가능하고 병렬 전송(parallel load)/직렬 출력(serial out)이 가능한 쉬프트 레지스터(Shift regist er)를 포함하는 로직을 이용하여 병렬 전송된 디지털 데이터(Dn-1~D0)를 제 2 내부 클럭 신호(CLK_B)에 동기되어 직렬로 출력시킬 수 있다.

또한 상기 클럭 제어 블록(40)에 입력되는 비트수 제어 신호(CONT_1,CONT_2)의 값을 이용하여 제 2 내부 클럭 신호(CLK_B)의 라이징 에지(Rising edge)를 조절하여 원하는 비트 수를 결정한다.

즉 제 2 내부 클럭 신호(CLK_B)가 8 개의 라이징 에지를 갖는 클럭이면 상기 제 2 내부 클럭 신호(CLK_B)에 동기되어 출력되는 디지털 데이터는 8비트가 되고, 6개의 라이징 에지를 갖는 클럭이면 6 비트의 데이터를 출력한다.

그리고 상기 클럭 제어 블록(40)에서 발생된 출력 방향 제어 신호(CONT_3)를 이용하여 직렬 데이터의 출력 방향을 최상위 비트(MSB)에서 최하위 비트(LSB) 또는 최하위 비트(LSB)에서 최상위 비트(MSB)의 형태로 출력시킨다.

이어 상기 클럭 제어 블록은(40)은 상기 출력되는 직렬 데이터에 동기되어 유효한 데이터의 가운데에 라이징 에지를 갖는 출력 클럭(CLK_OUT)을 내보낸다.

이상에서 상술한 본 발명의 실시예에 따른 아날로그 디지털 컨버터는 다음과 같은 효과가 있다.

첫째, 오프셋전압의 누적을 감소시키므로 소자의 효율을 향상시킬 수 있다.

둘째, 직렬로 출력되는 데이터의 비트수와 출력방향을 자유롭게 조절할 수 있다.

셋째, 아날로그 회로가 동작하는 시간을 최소한으로 감소시키어 전력소모를 감소시킬 수 있는 효과가 있다.

Claims (6)

1. 기준 스트로브 신호(REF_STB), 기준 클럭 신호(REF_CLK) 및 비트수 제어신호 (CONT_1,CONT_2)를 입력받아 제 1,2 내부 클럭 신호(CLK_A,CLK_B), 출력 방향 제어 신호(CONT_3)를 발생시키는 클럭 제어 블록,

   상기 제1 내부 클럭 신호(CLK_A)에 동기되어 입력되는 아날로그 신호를 병렬 디지털 데이터로 변환하는 병렬 아날로그 디지털 컨버터,

   상기 제2 내부 클럭 신호(CLK_B)에 동기되어 상기 병렬 디지털 데이터를 직렬 디지털 데이터로 변환하는 병렬-직렬 변환 로직 제어 블록을 포함하여 구성됨을 특징으로 하는 아날로그 디지털 컨버터.
2. 제 1 항에 있어서,

   상기 클럭 제어 블록은 상기 비트수 제어신호에 따라 상기 제 2 내부 클럭신호의 상승 에지의 갯수를 조정하는 것을 특징으로 하는 아날로그 디지털 컨버터.
3. 제 2 항에 있어서,

   상기 제 2 내부 클럭신호의 상승 에지의 갯수를 출력되는 직렬 디지털 데이터의 비트수와 동일하게 조정하는 것을 특징으로 하는 아날로그 디지털 컨버터.
4. 제 1 항에 있어서,

   상기 클럭 제어 블록은 상기 출력 방향 제어신호에 따라 상기 직렬 디지털 데이터의 출력 방향을 최상위 비트에서 최하위 비트 또는 최하위 비트에서 최상위 비트로 조절하는 것을 특징으로 하는 아날로그 디지털 컨버터.
5. 제 1 항에 있어서,

   상기 클럭 제어 블록은 상기 기준 스트로브 신호와 기준 클럭 신호에 따라 상기 제 1,2 내부 클럭 신호를 발생하는 것을 특징으로 하는 아날로그 디지털 컨버터.
6. 제 1 항에 있어서,

   상기 병렬-직렬 변환 로직 블록은 상기 제 2 내부 클럭 신호의 상승에지에서 디지털 데이터를 직렬 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.