KR100262857B1 - 고속 데이터 수집 시스템에서의 트리거 위치 판별 방법 - Google Patents

Abstract

본 발명은, 고속 A/D변환기로부터 출력된 샘플 데이터가 2분주 회로를 통하여 메모리에 저장되는 경우, 저장된 샘플 데이터로부터 원하는 샘플 데이터를 지정하는 트리거 위치를 판별하는 방법에 관한 것으로서, 트리거 위치에 관한 정보를 가지는 트리거 택 비트를 설정하여 샘플 데이터와 함께 저장하여, 저장된 트리거 택 비트로부터 트리거 위치를 정확하게 판별할 수 있는 장점이 있다. 또한, 본 발명에 의한 트리거 판별 방법은 트리거 위치를 한 샘플 데이터 단위로 판별하는 방법을 제시한다. 본 발명에 의한 방법은 패러티 비트를 포함하는 메모리를 사용하는 데이터 2분주 회로를 사용하여 구현되어 고속 데이터 시스템에 유용하게 적용될 수 있다.

Description

고속 데이터 수집 시스템에서의 트리거 위치 판별 방법

본 발명은 고속 데이터 수집 시스템에서의 트리거 위치 판별 방법에 관한 것이다.

데이터 수집 시스템에서 입력 신호 중 특정 부분을 기준으로 데이터를 수집하기 위하여 트리거를 사용한다. 사용자의 설정에 따라서 입력 신호 중의 특정 부분에서 트리거가 발생하며 이를 기준으로 데이터를 정렬하는 것이다. 트리거는 또한, 여러 번에 걸쳐 수집된 데이터를 서로 비교 분석하는데 사용된다.

트리거 위치를 한 샘플 데이터 단위로 판별하지 못한다면, 저장 파형의 기준 점을 정확하게 판별하지 못하게 되므로 같은 파형을 여러 번 출력하면, 매번 다른 위치에 출력되므로 파형이 좌우로 흔들리게 된다. 따라서 트리거의 위치는 한 샘플 데이터 단위로 정확하게 판별되어야 한다.

한편, 고속 A/D변환기의 고속 출력 데이터를 더 낮은 속도로 작동하는 메모리에 저장하기 위하여 데이터 분주 회로를 사용하는 것이 불가피한데, 이 경우 트리거의 판별이 어려워진다. 한 샘플 데이터 단위로 크리거 신호의 위치를 용이하게 판별해내기 위해서는 데이터 저장의 시작과 끝을 한 샘플 데이터 단위로 제어하는 것이 필요하다. 그러나, 예를 들어 데이터 2분주 회로를 사용하는 경우, 2분주 회로의 구조상 4개의 데이터 샘플 단위로 저장되기 때문에 트리거를 용이하게 판별하지 못한다.

데이터 2분주 회로의 경우에 대하여 상세하게 설명한다.

최근의 고속 A/D변환기(ADC)는 데이터 출력 속도를 줄이기 위하여 샘플된 데이터를 두 개의 출력 뱅크로 나누어서 출력한다. 예를 들어서, 250MS/s 속도의 A/D변환기의 경우, 출력 속도가 125MS/s인 두 개의 8비트 출력 뱅크 A,B로 나누어서 출력한다. 또한, 출력 데이터를 저장하는 메모리의 최대 저장 속도는 통상적으로 고속 A/D변환기의 2분주된 데이터 출력 속도보다 더 느리기 때문에 2분주된 출력 데이터를 다시 한 번 2분주하여 메모리에 저장하여야 한다.

예를 들어서, 최대 저장 주기가 16ns(저장 속도 62.5MHz)인 메모리를 사용하는 경우, 메모리의 최대 저장 주기가 A/D변환기의 데이터 출력 주기인 8ns(출력 속도 125Hz)의 2배이므로 A/D변환기의 출력 데이터인 두 개의 8비트(1바이트) 데이터를 4개의 8비트(1바이트) 데이터로 한 번 더 2분주하여 저장하여야 한다.

도1은 고속 A/D변환기와 연결되어 사용되는 데이터 2분주 회로의 구성도이다.

도1에서 제1 A랫치(11)과 제2 A랫치(12), 제1 B랫치(13)와 제2 B랫치(14)는 A/D변환기로부터 출력되는 DCLK에 의하여 구동된다. 도1에서 WCLK는 메모리(15,16)에서의 데이터 저장 클럭으로서 DCLK가 2분주된 것이다.

도1에 도시된 DCLK와 WCLK에서 보이는 바와 같이, DCLK는 WCLK의 주기의 중간 시점에서 한번 더 업-에지가 발생하므로, DCLK로 구동되는 랫치는 언제나 중간 시점에서 데이터를 잡고 있게 된다.

도1에 도시된 2분주 회로의 기본 작동을 설명한다.

A 뱅크에 대하여 먼저 설명하면, 제1 A랫치(11)가 데이터를 먼저 잡는다. 다음의 DCLK에서 제1 A랫치(11)가 잡고 있는 데이터는 제2 A랫치(12)로 넘어가고, 제1 A랫치(11)는 새로운 데이터를 잡는다. 이와 같은 과정을 반복하여, 입력되는 데이터는 순차적으로 처음에는 제1 A랫치(11)에, 그 다음에는 제2 A랫치(12)로 옮겨진다.

제1 A랫치(11)의 출력은 A메모리(15)의 첫 번째 입력에 연결되고, 제1 A랫치(12)의 출력은 A메모리(15)의 두 번째 입력에 연결된다. 메모리는 WCLK에 의하여 구동되는데 WCLK는 DCLK가 2분주된 것이므로, 주기가 2배가 되어 제1 A랫치(11)와 제2 A랫치(12)가 잡고 있는 데이터를 각각 첫 번째 입력과 두 번째 입력을 사용하여 동시에 저장한다.

즉, A 뱅크로부터 2 샘플 데이터가 출력될 때마다 A메모리(15)는 한 번씩 구동된다. 도1에서는 A 뱅크로 출력되는 8비트(1바이트)의 샘플 데이터에 대하여, 8비트(1바이트) 샘플 데이터 2개를 A메모리(15)에 동시에 저장하므로, 실질적으로 샘플 데이터의 크기를 16비트(2바이트)로 늘려서 데이터 저장 속도를 반으로 줄여서 저장한다.

A 뱅크와 B 뱅크를 모두 고려한다면, 두 개의 메모리(15,16)를 사용하여, A/D변환기로부터 출력되는 8비트(1바이트) 샘플 데이터에 대하여, 4개의 샘플 데이터를 동시에 저장하게 된다.

도1에 도시된 바와 같이, 데이터 2분주 회로가 고속 A/D변환기에 연결되어 사용되는 경우에 있어서, 트리거의 판별에 대하여 설명한다.

설명을 위하여, 메모리의 길이가 8바이트이고 100% 프리-트리거인 경우를 예를 들어서 설명한다.

도2는 A/D변환기로부터 출력되는 샘플 데이터를 도시한 것으로서 각 샘플 데이터의 크기는 8비트(1바이트)이고, 출력되는 뱅크가 표시되어 있다. 또한 도2는 메모리의 길이가 8바이트이고 100% 프리-트리거인 경우, 트리거에 의하여 12번째 샘플 데이터로부터 27번째 샘플 데이터(총 8바이트 길이의 데이터)를 요구하는 경우를 도시한 것이다.

도3은 데이터 2분주 회로의 메모리들의 저장 단위를 설명하기 위한 것이다.

상기에서 설명한 바와 같이, A 뱅크와 B 뱅크를 통하여 출력되는 데이터는 데이터 2분주 회로에 의하여 각각 2분주되어 메모리에 저장되므로, 전체적으로는 4개의 샘플 데이터가 동시에 메모리에 입력된다.

도3에서 AH는 도1의 A메모리(15)의 첫 번째 입력을, AL은 두 번째 입력을 각각 나타내고, BH는 도1의 B메모리(16)의 첫 번째 입력을, BL은 두 번째 입력을 각각 나타낸다.

도3에 도시된 바와 같이, 메모리에 저장 단위가 1개의 샘플 데이터가 아니고, 4개의 샘플 데이터이므로, 트리거에 의하여 원하는 8개의 샘플 데이터인 12번째부터 19번째 데이터 만을 저장하거나, 읽어들일 수 없다. 이 경우에서는 실제로 13번째부터 20번째 데이터가 출력되어 하나씩 밀린 데이터에 의하여 최종적으로 오른쪽으로 한칸씩 밀린 파형이 출력된다.

이러한 문제를 해결하기 위한 종래의 방법으로서 트리거 옵셋을 이용하는 방법이 있다.

트리거 옵셋을 이용하는 종래의 방법은 상기한 바와 같이, 4개의 단위로 저장되는 샘플 데이터 4개중 어느 위치에 트리거가 위치하는지를 판별하여 이 정보를 이용하는 것이다. 이 방법을 정리하면 다음과 같다.

원하는 샘플 데이터를 포함하는 메모리 길이를 모두 지정한다.

추가된 트리거 옵셋 회로에 의하여 데이더 저장 단위인 4개의 샘플 데이터 중 어느 위치에 트리거가 위치하는가를 판별하여 트리거 옵셋을 결정한다.

상기에서 지정된 메모리 길이의 첫 번째 4개의 샘플 데이터로부터 상기 단계에서 결정된 트리거 옵셋만큼의 샘플 데이터를 빼서 시작 샘플 데이터를 결정한다.

마지막으로 상기에서 결정된 시작 샘플 데이터로부터 8개 샘플 데이터를 지정하면 원하는 데이터를 얻을 수 있다.

도4를 참조하면서 트리거 옵셋을 이용하는 종래 방법을 예를 들어서 설명한다.

도4에서 검게 칠해진 부분은 원하는 샘플 데이터(12∼19)를 포함하는 모든 저장 단위를 지정한 것이다. 이 경우, 트리거가 19번째 샘플 데이터와 20번째 샘플 데이터 사이에 입력되므로 트리거 옵셋은 3이다. 따라서 지정한 첫 번째 저장 단위에서 3개의 샘플 데이터를 빼면 12번째 샘플 데이터가 시작되는 위치로 지정되고, 이로부터 8개의 샘플 데이터가 원하는 샘플 데이터들이다.

도5는 트리거 옵셋을 결정하는 것을 설명하는 도면이다.

트리거 옵셋 회로는 4개 샘플 데이터 단위로 저장되는 데이터 중 어느 샘플 데이터의 입력 위치에서 트리거가 입력되었는지를 판별해내는 회로이다. 따라서 결과는 4가지로 생길 수 있는데, 4가지 중 트리거가 입력된 위치에 해당되는 샘플 데이터의 순번을 트리거 옵셋으로 한다.

트리거 옵셋을 구하기 위하여는 저장 클럭인 WCLK를 4등분한 4개의 위치 중 어느 위치에서 트리거가 입력되었는지를 판별하면 된다. 이를 위하여 도4에서 보이는 바와 같이, 저장 클럭(WCLK)을 2분주한 TCLK를 이용한다.

WCLK를 4등분한 4개의 위치에서의 WCLK와 TCLK의 상태에 따라 트리거 옵셋을 결정할 수 있다. 트리거가 입력되었을 때 WCLK/TCLK가 "1/0"이면 트리거 옵셋은 0이고, "1/1"이면 2이고, "0/0"이면 3이고, "0/1"이면 4이다.

도6은 트리거 옵셋을 구하는 기본 회로를 도시한 것이다.

도6에 도시된 바와 같이, 트리거 옵셋 기본 회로는 두 개의 D-플립플롭으로 구성된다. 입력 트리거는 각각의 D-플립플롭의 CLK단에 연결되고, WCLK와 TCLK 신호는 D-플립플롭의 입력에 연결된다. 이와 같이 구성된 트리거 옵셋 기본 회로에 의하면, 입력 트리거의 업-에지에서 WCLK와 TCLK의 상태를 잡을 수 있고, 이러한 정보를 가지고 트리거 옵셋을 알 수 있다.

그러나, 상기한 바와 같은 트리거 옵셋 기본 회로는 구조적으로 타이밍 문제가 있다.

도7은 종래 기술에 의한 트리거 옵셋 기본 회로의 타이밍 문제를 설명하기 위한 도면이다.

도7에서 보이는 바와 같이, 트리거의 업-에지에서 WCLK와 TCLK의 상태는 "0/0"이지만, A, B에서 나타내고 있는 트리거가 입력되는 경우, 두가지 클럭의 상태는 "0/0"이 되기 이전의 바로 전 상태인 "1/1"인 것을 볼 수 있다. 이것은 고속 구동 환경에서는 플립플롭 소자의 셋업/홀드 시간에 의한 영향이 크기 때문이다. 예를 들어서, 플립플롭의 셋업/홀드 시간이 6㎱/0㎱일 경우 WCLK, TCLK 시호가 바뀐 뒤 6㎱까지의 시간 구간에서 발생한 트리거의 업-에지에 대하여, 현재 WCLK, TCLK 상태가 아닌 바로 전 상태를 잡게 되기 때문이다. 이렇게 되면 정확한 트리거 옵셋을 구하지 못한다. 이러한 문제는 DCLK의 주기에 비하여 상대적으로 아주 짧은 셋업 시간을 가지는 소자를 사용하거나, 트리거를 셋업 시간만큼 지연시킴에 의하여, 일부 해결할 수 있으나, 두 방법 모두 오동작을 완전히 없앨 수는 없다.

본 발명의 목적은 상기한 바와 같은, 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 고속 데이터 수집 시스템에 적합하면서도 트리거 위치를 정확하게 판별할 수 있는 트리거 위치 판별 방법를 제공하기 위한 것이다.

도1은 고속 A/D변환기와 연결되어 사용되는 데이터 2분주 회로의 구성도,

도2는 A/D변환기로부터 출력되는 샘플 데이터를 도시한 것,

도3은 데이터 2분주 회로의 메모리들의 저장 단위를 설명하기 위한 것,

도4는 트리거 옵셋을 이용하는 종래 방법을 설명하기 위한 것,

도5는 트리거 옵셋을 결정하는 것을 설명하는 도면,

도6은 트리거 옵셋을 구하는 기본 회로를 도시한 것,

도7은 종래 기술에 의한 트리거 옵셋 기본 회로의 타이밍 문제를 설명하기 위한 도면,

도8은 A/D변환기로부터 출력되는 샘플 데이터와 본 발명에서의 트리거 택을 나타낸 것,

도9는 A/D변환기의 두 뱅크 A와 B로부터의 출력 샘플 데이터와 각 샘플 데이터의 트리거 택을 표시한 것,

도10은 트리거 택과 함께 메모리에 저장되는 샘플 데이터를 표시한 것,

도11은 트리거 택을 이용하여 수집된 전체 데이터와 원하는 데이터를 표시한 것,

도12는 트리거 택의 해상도를 설명하기 위한 도면,

도13은 트리거가 B 뱅크의 샘플 데이터로부터 A 뱅크의 샘플 데이터의 사이에 있는 경우를 도시한 것,

도14는 트리거가 A 뱅크의 샘플 데이터로부터 B 뱅크의 샘플 데이터의 사이에 있는 경우를 도시한 것,

도15는 제1 의사트리거와 제2 의사트리거 및 DCLK의 관계를 설명하는 도면,

도16은 본 발명에 의한 방법에 의하여 트리거 택을 추가한 데이터 2분주 회로의 구성도.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 의한 트리거 위치 판별 방법은, 트리거의 위치 정보에 대한 1비트의 데이터인 트리거 택을 샘플 데이터와 함께 저장하고, 상기 트리거 택에 의하여 트리거 위치를 판별하는 것임을 추정하는 것임을 특징으로 한다.

이하에서 첨부된 도면을 참조하면서 본 발명의 바람직한 일실시예에 의한 트리거 위치의 판별 방법을 상세하게 설명한다. 본 발명에 대한 설명에서도 메모리 길이가 8바이트이고, 100% 프리-트리거이고, 8비트 250MS/s의 A/D변환기의 출력이 8비트 출력 뱅크 A,B로 나누어서 각각 125MS/s로 출력되고, 메모리의 저장 속도는 62.6Hz인 경우를 예를 들어서 설명한다.

도8은 A/D변환기로부터 출력되는 샘플 데이터와 본 발명에서의 트리거 택을 나타낸 것으로서 각 샘플 데이터의 크기는 8비트(1바이트)이고, 출력되는 뱅크가 표시되어 있다. 도8에서 검게 표시된 부분은 트리거에 의하여 지정되는 원하는 8바이트 크기의 데이터를 표시한 것이다. 트리거 택은 트리거의 위치를 나타내는 것으로서, 트리거가 업-에지에 의하여 입력되기 이전에는 "L", 트리거가 업-에지에 입력 된 후에는 "H"상태를 가진다. 샘플 데이터의 트리거 택을 뒤에서부터 봐서 처음으로 "H"에서 "L"로 떨어지는 시점이 트리거가 입력된 시점이다. 따라서, 이러한 트리거 택에 의하여 트리거의 위치를 소프트웨어적으로 검출할 수 있다.

도9는 A/D변환기의 두 뱅크 A와 B로부터의 출력 샘플 데이터와 각 샘플 데이터의 트리거 택을 표시한 것이다.

도10은 트리거 택과 함께 메모리에 저장되는 샘플 데이터를 표시한 것이다.

도10의 검게 표시된 부분은 트리거 택에 의하여 수집된 전체 메모리 저장 단위로서, 원하는 12번째 샘플 데이터로부터 19번째 샘플 데이터를 포함하는 9번째 샘플 데이터로부터 20번째 샘플 데이터까지의 3개의 메모리 저장 단위가 지정된다.

이제, 트리거 택에 의하여 트리거 위치를 판별하여 원하는 샘플 데이터인 12∼19의 샘플 데이터를 지정하는 방법을 설명한다.

도11은 트리거 택을 이용하여 수집된 전체 데이터와 원하는 데이터를 표시한 것이다.

트리거 택에 의하여 트리거 위치가 소프트웨어적으로 판별되면, 트리거 위치의 샘플 데이터가 원하는 8개의 샘플 데이터 중 가장 뒤에 위치하도록 한다. 즉, 트리거 택이 앞에서부터 보았을 때 "L"에서 "H"로 바뀌는 부분이 트리거 입력 시점이 되고, 그 시점에서 샘플된 데이터가 19이다. 따라서, 19번째 샘플 데이터가 출력되는 8개의 샘플 데이터 중에서 가장 마지막 샘플 데이터가 된다.

이와 같이 설정된 메모리 길이, 프리/포스트 트리거 비에 맞도록 소프트웨어적으로 검출된 샘플 데이터는 도11의 검게 표시된 부분에서 보이는 바와 같이, 12번째부터 19번째까지의 샘플 데이터가 된다. 이와 같은 방식으로 트리거 택을 이용하여 정확한 트리거 위치를 소프트웨어적으로 검출하여 수집된 전체 데이터 중에서 유효한 데이터를 얻을 수 있다.

고속 A/D변환기에서는 두 개의 샘플 데이터를 모아서 16비트 데이터를 동시에 출력한다. 트리거 택은 이러한 고속 A/D변환기의 16비트 데이터 출력 기준 클럭인 DCLK(입력 데이터 샘플 속도의 반)에 동기된다. 따라서 트리거 택의 해상도(resolution)는 입력 데이터를 기준으로 두 샘플 데이터 단위이다.

원하는 샘플 데이터를 정확하게 지정하기 위하여는, 트리거 택의 해상도가 한 샘플 데이터 단위이어야 한다.

도12는 트리거 택의 해상도를 설명하기 위한 도면이다.

도12에서, 트리거가 F 시점에 입력되는 경우와 S 시점에 입력되는 경우, 양자에 있어서 트리거 택이 동일하다. 이러한 경우를 구분하기 위하여 다음과 같은 방식을 제안한다.

이를 위하여, 두 개의 의사 트리거 신호를 사용하는데, 제1 의사트리거 신호는 진정한 트리거 신호가 입력된 후 진정한 트리거 신호를 샘플 클럭(250MHz)에 동기시켜 만든 신호이고, 제2 의사트리거 신호는 상기한 제1 의사트리거 신호를 한 샘플링 주기(여기서는 4㎱)만큼 지연시켜서 만든 것이다.

제1 의사트리거의 트리거 택은 A 뱅크의 샘플 데이터와 함께 A 뱅크의 랫치에 저장하고, 제2 의사트리거의 트리거 택은 B 뱅크의 샘플 데이터와 함께 B 뱅크의 랫치에 저장된다.

A 뱅크의 샘플 데이터와 함께 저장된 제1 의사트리거의 트리거 택과 B 뱅크의 샘플 데이터와 함께 저장된 제2 의사트리거의 트리거 택이 상이하면, 트리거는 B 뱅크 샘플 데이터로부터 A 뱅크 샘플 데이터의 사이에 있고, 반면에, A 뱅크의 샘플 데이터와 함께 저장된 제1 의사트리거의 트리거 택과 B 뱅크의 샘플 데이터와 함께 저장된 제2 의사트리거의 트리거 택이 동일하면, 트리거는 A 뱅크 샘플 데이터로부터 B 뱅크 샘플 데이터의 사이에 있게 된다.

트리거가 A 뱅크의 샘플 데이터로부터 B 뱅크의 샘플 데이터의 사이에 있다는 것은, 전체의 샘플 데이터의 측면에서 보면 홀수번째 샘플 데이터와 짝수번째 샘플 데이터 사이에 있다는 것을 의미한다.

마찬가지로, 트리거가 B 뱅크의 샘플 데이터로부터 A 뱅크의 샘플 데이터의 사이에 있다는 것은, 전체의 샘플 데이터의 측면에서 보면 짝수번째 샘플 데이터와 홀수번째 샘플 데이터 사이에 있다는 것을 의미한다.

도13은 트리거가 B 뱅크의 샘플 데이터로부터 A 뱅크의 샘플 데이터의 사이에 있는 경우를 도시한 것이다.

도13의 첫 번째 파형은 샘플 클럭이다. 샘플 클럭의 업-에지로부터 n부터 n+14까지의 데이터가 샘플된 것을 나타내고 있다. 각 샘플 데이터가 A,B 뱅크 중 어느 뱅크에서 출력되는지를 표시하고 있다. 도13의 두 번째 파형은 샘플 클럭을 2분주하여 생성된 DCLK이다. DCLK는 데이터 2분주 회로의 구동 클럭이다.

트리거 신호가 입력되면, 우선 이 신호를 샘플 클럭(250MHz)에 동기시켜서 제1 의사트리거 신호를 만든다. 그런 다음, 제1 의사트리거 신호를 샘플 클럭의 한 주기(4㎱) 동안 지연하여 제2 의사트리거 신호를 만든다.

제1 의사트리거는 A 뱅크의 데이터 2분주 회로로 입력되고, 제2 의사트리거는 B 뱅크의 데이터 2분주 회로로 입력된다. 데이터 2분주 회로는 DCLK에 의하여 구동되므로 제1 의사트리거 또는 제2 의사트리거가 입력된 후, 첫 번째 업-에지에서 입력을 래치한다.

즉, 도13에서는 제1 의사트리거의 트리거 택이 먼저 붙고, 제2 의사트리거의 트리거 택은 다음의 DCLK의 업-에지에 붙는 것이다. 이와 같이, 제1 의사트리거의 트리거 택이 제2 의사트리거의 트리거 택과 상이하게 되는 원인은 트리거 신호가 B 뱅크의 샘플 데이터로부터 A 뱅크의 샘플 데이터 사이에 위치하기 때문이다.

도14는 트리거가 A 뱅크의 샘플 데이터로부터 B 뱅크의 샘플 데이터의 사이에 있는 경우를 도시한 것이다.

앞에서 설명한 바와 마찬가지로, 의사트리거 신호들을 만들고, 각각의 의사트리거 신호들에 대한 트리거 택을 생성하여 비교하면, 이 경우에는 제1 의사트리거의 트리거택과 제2 의사트리거의 트리거 택이 동일한 것을 알 수 있다. 이는 트리거가 A 뱅크의 샘플 데이터로부터 B 뱅크의 샘플 데이터의 사이에 있기 때문이다.

상기한 바와 같은 방법으로 샘플 클럭 단위로 트리거 위치를 판별할 수 있는지를 알아본다. 이를 위하여, 도15는 제1 의사트리거와 제2 의사트리거 및 DCLK의 관계를 설명하는 도면이다.

샘플 클럭에서 DCLK까지의 지연 시간, 샘플 클럭과 제1 의사트리거까지의 지연 시간 및 샘플 클럭과 제2 의사트리거까지의 지연 시간이 있기 때문에, 필연적으로 DCLK와 제1 의사트리거까지의 지연 시간 및 DCLK와 제2 의사트리거까지의 지연 시간이 존재한다. 이러한 지연 시간들은 온도, 공급 전력, PCB선의 길이 등의 변수에 따라서 변하므로 DCLK와 제1 의사트리거 사이의 지연 시간 및 DCLK와 제2 의사트리거 사이의 지연 시간 등은 일정하게 유지될 수 없다.

앞에서 설명한 바와 같이, 제2 의사트리거는 제1 의사트리거로부터 한 샘플링 주기만큼 지연된 것이므로, 한 샘플링 주기만큼의 시간차를 두고, 제1 의사트리거가 제2 의사트리거보다 먼저 출력된다. 도15에서 표시된 DCLK의 1번 업-에지에서 래치의 셋업 시간이 3.5㎱라고 할 때, 화살표로 표시된 것은 DCLK의 1번 업-에지에 의하여 래치되는 구간이다. 이와 마찬가지로, DCLK의 2번 업-에지에 의하여 래치되는 구간도 2번 업-에지보다 셋업 시간만큼 앞선 구간이 된다.

제1 의사트리거가 도15의 A 시점에서 입력되고, 제2 의사트리거가 도15의 B시점에서 입력되는 경우, 제1 의사트리거는 DCLK의 1번 업-에지에서 래치되고, 제2 의사트리거는 DCLK의 2번 업-에지에서 래치된다.

만약, 제1 의사트리거가 도15의 B 시점에서 입력되고, 제2 의사트리거가 도15의 C 시점에서 입력되는 경우, 제1 의사트리거와 제2 의사트리거 모두 DCLK의 2번 업-에지에서 래치된다. 따라서, 제1 의사트리거와 제2 의사트리거에 의하여 트리거의 위치를 한 샘플 단위로 판별할 수 있다.

도16은 본 발명에 의한 방법에 의하여 트리거 택을 추가한 데이터 2분주 회로의 구성도이다.

도16에서 8비트 데이터는 1비트의 트리거 택 정보를 포함하는 9비트 데이터 저장을 위한 데이터 2분주회로이다. 각 래치를 8비트에서 9비트로 늘려주고, 트리거 택 비트를 9번째 비트에 저장한다. 최근에는 8비트에 패러티 비트를 포함하는 9비트의 메모리가 많이 보급되었기 때문에, 이러한 메모리를 사용하면 래치의 9비트의 데이터를 모두 저장할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 트리거 신호 판별 방법에서는, 트리거 위치에 관한 정보를 가지는 트리거 택 비트를 설정하여 샘플 데이터와 함께 저장하여, 저장된 트리거 택 비트로부터 트리거 위치를 정확하게 판별할 수 있는 장점이 있다. 또한, 본 발명에 의한 트리거 판별 방법은 패러티 비트를 포함하는 메모리를 사용하는 데이터 2분주 회로를 사용하여 구현되어 고속 데이터 시스템에 유용하게 적용될 수 있다.

Claims (5)

1. 고속 A/D변환기로부터 출력된 샘플 데이터가 2분주 회로를 통하여 메모리에 저장되는 경우, 저장된 샘플 데이터로부터 원하는 샘플 데이터를 지정하는 트리거 위치를 판별하는 방법에 있어서,

   트리거 신호를 데이터 2분주 회로의 구동 클럭에 동기시킴에 의하여 트리거 택 신호를 생성하는 단계;

   상기 트리거 택를 나타내는 1비트의 데이터와 샘플 데이터들과 함께 저장하는 단계; 및

   원하는 샘플 데이터를 지정할 때, 상기 트리거 택에 의하여 트리거 위치를 판별하는 것임을 특징으로 하는 트리거 위치의 판별 방법.
2. 제1항에 있어서, 상기 방법은,

   상기 트리거 택의 해상도를 한 샘플 데이터 단위로 설정하기 위하여,

   트리거 신호를 샘플 클럭에 동기시켜서 생성된 제1 의사트리거 신호와 상기 제1 의사트리거 신호를 샘플 클럭의 한 주기 동안 지연하여 생성된 제2 의사트리거 신호를 이용하는 것임을 특징으로 하는 트리거 위치의 판별 방법.
3. 제2항에 있어서, 상기 방법은,

   상기 제1 의사트리거 신호를 데이터 2분주 회로의 구동 클럭으로 래치하여 형성된 제1 의사트리거의 트리거 택과, 상기 제2 의사트리거 신호를 데이터 2분주 회로의 구동 클럭으로 래치하여 형성된 제2 의사트리거의 트리거 택을 비교함에 의하여, 트리거의 위치를 한 샘플 데이터 단위로 판별하는 것을 특징으로 하는 트리거 위치의 판별 방법.
4. 제3항에 있어서, 상기 방법은,

   상기 제1 의사트리거의 트리거 택과 상기 제2 의사트리거의 트리거 택이 동일한 경우, 트리거 신호가 전체 샘플 데이터에 대하여 홀수번째 샘플 데이터와 짝수번째 샘플 데이터 사이에 있다고 판별하고,

   이와 반대로, 상기 제1 의사트리거의 트리거 택과 상기 제2 의사트리거의 트리거 택이 상이한 경우, 트리거 신호가 전체 샘플 데이터에 대하여 짝수번째 샘플 데이터와 홀수번째 샘플 데이터 사이에 있다고 판별는 것임을 특징으로 하는 트리거 신호의 판별 방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 방법은,

   패러티 비트를 포함하는 메모리를 사용하는 데이터 2분주 회로를 사용하여 구현되는 것임을 특징으로 하는 트리거 신호의 판별 방법.