JP4290255B2 - 半導体試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、被試験デバイス（ＤＵＴ）から出力されるクロックがシステムクロックとは非同期関係にあり、当該クロックに同期してＤＵＴから連続的に出力されるデータ列に対しても、これを受けて、半導体試験装置内に備える格納用のメモリへ連続的に格納する記憶装置を備える半導体試験装置に関する。
【０００２】
【従来の技術】
被試験デバイス（ＤＵＴ）の中にはＡＤ変換器のように、ＡＤ変換して連続的にデータをクロックに同期して出力するデバイスがあり、その連続する全てのデータを試験装置側が格納保存し、格納された連続データ列の内容を読み出してデバイスの評価を行う試験形態がある。
図６に出力形態の異なるＤＵＴの内部構成例を示す。これらはロジック部と、ＡＤＣ部と、その他を備えるＩＣの一例である。ロジック部はＡＤＣ部に関係する回路や、ＡＤＣ部を制御する制御回路を備えている。ＡＤＣ部は主にＡＤ変換器であり、例えばランプ波状のアナログ入力信号を入力端から受けて、クロック信号を受けて、ロジック部からのＡＤ変換スタート指令等を受けてＡＤ変換したコードデータをクロックに同期して連続的に出力する。
図６（ａ）のＤＵＴではＡＤＣ部が受けるクロック信号はロジック部に供給されているシステムクロックＳｃｌｋを分周器で所定に分周したクロック入力としている例である。また、有効データを示すデータレディ信号Ｄｒｄｙの出力直後のデータクロックＤｃｌｋに同期してＭビット幅の連続したコードデータを出力する。尚、このとき、ロジック部からのＡＤ変換スタート指令を受けてデータレディ信号Ｄｒｄｙを出力するまでの期間は、例えば内蔵する分周器の分周条件によりシステムクロックＳｃｌｋとは異なるものがある。従ってＡＤ変換スタート指令からデータレディ信号Ｄｒｄｙが発生するまでの期間については不定になる。
図６（ｂ）のＤＵＴではＡＤＣ部が受けるクロック信号は内蔵する発振器で発振した発振周波数をクロック入力としている例である。また、データレディ信号Ｄｒｄｙの代わりに有効データの出力開始を示すスタートパルス信号Ｓｔｔを発生する例である。この場合も、ＡＤ変換スタート指令からスタートパルス信号Ｓｔｔが発生するまでの期間については不定である。
図６（ｃ）のＤＵＴではＡＤＣ部が受けるクロック信号は外部の独立したクロックＡＤｃｌｋをクロック入力としている例である。また、データレディ信号Ｄｒｄｙは無く、データクロックＤｃｌｋ毎にＡＤ変換し、直ちにクロックに同期して連続したコードデータを出力する例である。
【０００３】
次に、従来技術について、図４のデジタル・キャプチャー・メモリに係る要部構成図と、図５の出力データ格納のタイミングチャートと、を参照して以下に説明する。
要部構成は、図４に示すように、パターン発生器ＰＧと、波形整形器ＦＣと、任意波形発生器ＡＷＧと、デジタルコンパレータＤＣと、フェイル・マルチプレクサＦＭＵＸと、デジタル・キャプチャー・メモリＤＣＡＰとで成る。
【０００４】
パターン発生器ＰＧは、ＤＵＴ試験を行う所定の試験パターンを発生して、ＦＣとＡＷＧとＤＣへ供給する。
波形整形器ＦＣは、ＰＧからの試験パターンを受けてＴＧによる所定のタイミングで整形した波形をドライバを介してＤＵＴのロジック入／出力端子へ供給する。
任意波形発生器ＡＷＧは、例えば高速のＤＡ変換器であり、ＰＧからの試験パターンであるコードデータを受けて対応する任意波形のアナログ信号に変換して、ＤＵＴのアナログ入力端子へ供給する。このＡＷＧは、ＤＵＴがＡＤＣ部を有するデバイスに対応して備える一構成例である。
【０００５】
デジタルコンパレータＤＣは、ＤＵＴからの出力信号であるＤｃｌｋ信号とＤｒｄｙ信号とＭビットのコードデータとをアナログコンパレータ（図示なし）を介して受け、パターン発生器側の期待値データＥＸＰとを受けて、両信号の対応するビット同士で所定の論理比較をし、期待値と不一致（ＦＡＩＬ）となったビットは”Ｈ”レベルを出力し、期待値と一致（ＰＡＳＳ）したビットは”Ｌ”レベルを出力する。前記により変換されたＭビットの変換データ列ＦＤ１はＦＡＩＬ／ＰＡＳＳに係わらずＦＭＵＸを介してＤＣＡＰへ供給される。
更に、余っているコンパレータの１チャンネルを用い、当該コンパレータチャンネルに対して例えば記述ニモニック（mnemonic）”Ｚ”を記述して所定のタイミングで必ず”Ｈ”の格納信号Ｗ１が発生（図５Ｂ参照）されるようにパターンプログラムを記述しておく。この結果、所望のタイミングで格納信号Ｗ１が発生し、この信号もＤＣＡＰへ供給する。
【０００６】
フェイル・マルチプレクサＦＭＵＸは、ＤＣからの数百チャンネルの信号を受けて、所望の出力端へ割り付け出力可能な装置であり、ＤＣＡＰへ上記したＭビットの変換データ列ＦＤ１と格納信号Ｗ１を供給する。
【０００７】
ここで、図５Ａ、Ｂについて説明する。
半導体試験装置はＰＧ側を同期待ちさせることができるパターンマッチ機能を備えていて、任意の信号と期待値と比較した結果で、リアルタイムにテスト・パターン発生シーケンスを変更可能である。これを用いてＤＵＴ側の出力条件に同期させることができる。図５Ａでは、ロジック部からＡＤ変換スタート指令を発生した直後から、不定なタイミングでＤＵＴから発生し、変換データ列ＦＤ１の出力開始を示すＤｒｄｙ信号を用いて同期待ちさせる。これにより、変換データ列ＦＤ１、即ち図５Ｃ以後のデータＤ１，Ｄ２，Ｄ３，，，の出力タイミングに同期してパターン発生した格納信号Ｗ１（図５Ｂ参照）をＰＧから正確なタイミングで発生させることができる。
【０００８】
デジタル・キャプチャー・メモリＤＣＡＰはＤＵＴから連続して出力されるデータを格納する記憶装置であり、その要部内部構成は、図４に示すように、書込み制御部５０と、アドレス発生部６０と、メモリ部７０とで成る。尚、ＣＰＵからの読出し、初期化書き込みの為のアドレス切替え等の制御回路、その他を備えているが省略する。
【０００９】
書込み制御部５０は、上記ＦＭＵＸからの格納信号Ｗ１を受けた都度、メモリ部７０への書込み信号５０ｓを発生する。また前記書込み信号５０ｓはアドレス発生部６０へのアドレス・インクリメント用の信号ともなる。
【００１０】
アドレス発生部６０は、一例としては、前記書込み信号５０ｓを受けてアドレスカウンタの値をインクリメントする。前記アドレスカウンタの出力であるアドレス値６０ｓはメモリ部７０のアドレス入力端へ供給される。またアドレスカウンタの初期値は外部からゼロリセットしたり、あるいは任意初期値に設定可能である。
【００１１】
メモリ部７０はＤＵＴに対応して格納するビット幅が可変可能なメモリであり、書込み信号５０ｓの発生の都度、対応するアドレスへ上記ＦＭＵＸからの変換データ列ＦＤ１を格納する。
【００１２】
ところで、上述図６のようにＤＵＴは多種多様なデバイスがある。上記のデータレディ信号Ｄｒｄｙ若しくは図６（ｂ）に示す同等のスタート信号Ｓｔｔを発生するＤＵＴの場合は、上記パターンマッチ機能を用いて同期させることができる。しかしながら、パターンマッチ機能を実現するパターンプログラムの作成がその都度必要となる難点が生じる。また、高速な周期で出力するデバイスの場合には、パターンマッチ機能により同期実現困難な場合がある。
一方、図６（ｃ）に示すようなデバイスでは、ＡＤ変換して、直ちにクロックに同期してコードデータを連続的に出力するデバイスがある。このようなデバイスは出力タイミングが既知である為パターンマッチ機能を用いる必要はないものの、次の問題点がある。即ち、図５Ｅ，Ｆに示すように、システムクロックＳｃｌｋとは異なる周期、若しくは周期を変化させてデバイス測定を行う場合のように、システムクロックＳｃｌｋと同期関係にない専用のＡＤクロックＡＤｃｌｋ（図６（ｃ）参照）により連続的にコードデータを出力する場合、格納信号Ｗ１の周期時間（図５Ｅ参照）と、ＡＤクロックＡＤｃｌｋの周期時間（図５Ｆ参照）とが僅かでも異なっていると、連続的に出力される後方データにおいては両者の位相関係が徐々に崩れてしまい（図５Ｇ，Ｈ参照）、結果として不良なコードデータ（図５Ｊ参照）をメモリ部７０へ格納してしまうという難点を生じる。
【００１３】
尚、ＤＵＴとしては、ＡＤ変換器を備える上述デバイス例とは限らない。即ち、上述したように、クロック毎に連続して出力するデータを発生するＤＵＴであり、且つ、パターンマッチ機能を用いる必要のあるデバイスや、システムクロックとは非同期関係にあるクロックによるデータ列を連続して出力するデバイスであり、半導体試験装置側が前記連続するデータ列を格納して試験実施することが求められるデバイスの全てが対象である。
【００１４】
【発明が解決しようとする課題】
上述説明したように従来技術においては、第１に、データレディ信号Ｄｒｄｙ等を受けて初期非同期状態を同期化する為に、パターンマッチ機能を実現するパターンプログラムの作成が品種毎に必要となり作成工数の観点で実用上の難点がある。第２に、同期関係にない専用のＡＤクロックＡＤｃｌｋにより多数のデータを連続的に出力する場合にはＰＧ側が発生する格納信号Ｗ１と、ＤＵＴから出力されるデータ列の両者の位相関係が徐々に崩れてくる為好ましくない。これらの観点から、従来技術においては実用上の難点がある。
ところで、どのＤＵＴにおいても、ＤＵＴから連続的に出力されるコードデータと共に、これに同期したクロックがＤＵＴから出力されている。これに着目した格納制御を備えることが実現できれば安定したメモリへの格納が可能である。そこで、本発明が解決しようとする課題は、ＤＵＴから出力されるクロックがシステムクロックとは非同期関係にあったり、不定時期若しくは一定時期から連続的に出力開始する出力データ列を受けて、前記データ列を連続的に格納可能とするＤＣＡＰを備える半導体試験装置を提供することである。
【００１５】
【課題を解決するための手段】
第１に、上記課題を解決するために、本発明の構成では、被試験デバイスが出力する出力信号は、少なくとも出力開始信号（例えばデータレディ信号Ｄｒｄｙ、スタート信号Ｓｔｔ）とＤＵＴクロックＤｃｌｋ信号とＤＵＴデータを有し、上記出力開始信号は不定時期に出力開始する出力データ列の出力開始時期を示す信号であり、上記ＤＵＴクロックＤｃｌｋはＤＵＴデータのタイミングに同期して連続的に発生するクロック、若しくはＤＵＴデータの有効なデータ出力のときに発生するクロックであり、上記ＤＵＴデータはＤＵＴから連続的に出力される単一もしくは複数Ｍビットの出力データであるデバイスを測定対象とし、ＤＵＴから出力されるＤＵＴデータとパターン発生器（ＰＧ）から出力される期待値とをデジタルコンパレータ（ＤＣ）で良否比較し、所定ピンへ割付け出力可能なフェイル・マルチプレクサ（ＦＭＵＸ）を介して前記比較結果の変換データ列ＦＤ１を受けて、デジタル・キャプチャー・メモリ（ＤＣＡＰ）内の記憶装置（メモリ）へ順次格納する半導体試験装置において、
ＤＵＴから出力される上記出力開始信号とＰＧから出力される所定の期待値とをＤＣで良否比較して変換した変換開始信号（例えばデータレディ信号Ｄｒｄｙ１）をＦＭＵＸを介してＤＣＡＰの所定入力端へ供給し、ＤＵＴから出力される上記ＤＵＴクロックＤｃｌｋ信号とＰＧからの所定の期待値とをＤＣで良否比較して変換した変換クロック信号（例えば変換クロック信号Ｄｃｌｋ１）をＦＭＵＸを介してＤＣＡＰの所定入力端へ供給し、上記変換開始信号を検出した以後における上記変換クロック信号Ｄｃｌｋ１に対応する変換データ列ＦＤ１を受けて内部のメモリ部７０へ順次格納する格納パルス整形部をＤＣＡＰに備えることを特徴とする半導体試験装置である。
上記発明によれば、ＤＵＴから出力されるクロックがシステムクロックとは非同期関係にあったり、不定時期若しくは一定時期から連続的に出力開始する出力データ列を受けて、前記データ列を連続的に格納可能とするＤＣＡＰを備える半導体試験装置が実現できる。
【００１６】
第２に、上記課題を解決するために、本発明の構成では、被試験デバイスが出力する出力信号は、少なくともＤＵＴクロックＤｃｌｋ信号とＤＵＴデータを有し、上記ＤＵＴクロックＤｃｌｋはＤＵＴデータのタイミングに同期して連続的に発生するクロック、若しくはＤＵＴデータの有効なデータ出力のときに発生するクロックであり、上記ＤＵＴデータはＤＵＴから連続的に出力される単一もしくは複数Ｍビットの出力データであるデバイスを測定対象とし、ＤＵＴから出力されるＤＵＴデータとパターン発生器（ＰＧ）から出力される期待値とをデジタルコンパレータ（ＤＣ）で良否比較し、所定ピンへ割付け出力可能なフェイル・マルチプレクサ（ＦＭＵＸ）を介して前記比較結果の変換データ列ＦＤ１を受けて、デジタル・キャプチャー・メモリ（ＤＣＡＰ）内の記憶装置（メモリ）へ順次格納する半導体試験装置において、
ＤＵＴから出力される上記ＤＵＴクロックＤｃｌｋ信号とＰＧからの所定の期待値とをＤＣで良否比較して変換した変換クロック信号（例えば変換クロック信号Ｄｃｌｋ１）をＦＭＵＸを介してＤＣＡＰの所定入力端へ供給し、上記変換クロック信号Ｄｃｌｋ１に対応する変換データ列ＦＤ１を受けて内部のメモリ部７０へ順次格納する格納パルス整形部をＤＣＡＰに備えることを特徴とする半導体試験装置がある。
【００１７】
第２図は、本発明に係る解決手段を示している。
上述書込み制御部５０とアドレス発生部６０とメモリ部７０とを備えるＤＣＡＰの入力部に備えて、不定時期に出力データ列を出力開始し、ＤＵＴが出力する変換開始信号はレベル信号（例えばデータレディ信号Ｄｒｄｙ１）により有効データの開始を示す信号である場合における格納パルス整形部としては、前記変換開始信号と上記変換クロック信号Ｄｃｌｋ１とを論理積して出力するゲート手段（例えばＡＮＤゲート２１）と、システムクロックＳｃｌｋにより前記論理積信号の前縁と後縁のパルス信号を生成する手段（例えばフリップ・フロップ２３，２４とＡＮＤゲート２５，２６）とを備えるエッジ検出部２０を具備し、上記前縁と後縁のパルス信号の何れかを選択して当該変換データ列ＦＤ１を格納する書込みパルス３０ｓを書込み制御部５０へ出力する極性選択部３０を備えることを特徴とする上述半導体試験装置である。
【００１８】
第３図は、本発明に係る解決手段を示している。
上述書込み制御部５０とアドレス発生部６０とメモリ部７０とを備えるＤＣＡＰの入力部に備えて、不定時期に出力データ列を出力開始し、ＤＵＴが出力する変換開始信号はパルス信号（例えばスタート信号Ｓｔｔ）により有効データの開始を示す信号である場合における格納パルス整形部としては、前記変換開始信号の前縁でセットし、外部からのリセット信号ｒｓｔ１、若しくは上記ＰＧの試験パターンの１チャンネルを用いて所定タイミングで発生するリセット信号ｒｓｔ１によりリセットされる有効データ開始信号２７ｓを出力するラッチ用のフリップ・フロップ２７を具備し、ラッチした前記有効データ開始信号２７ｓと上記変換クロック信号Ｄｃｌｋ１とを論理積するゲート手段（例えばＡＮＤゲート２１）と、システムクロックＳｃｌｋにより前記論理積信号の前縁と後縁のパルス信号２０ｓｐ，２０ｓｎを生成する手段（例えばフリップ・フロップ２３，２４とＡＮＤゲート２５，２６）とを備えるエッジ検出部２０を具備し、上記前縁と後縁のパルス信号２０ｓｐ，２０ｓｎの何れかを選択して当該変換データ列ＦＤ１を格納する書込みパルス３０ｓを書込み制御部５０へ出力する極性選択部３０を備えることを特徴とする上述半導体試験装置である。
【００１９】
上述書込み制御部５０とアドレス発生部６０とメモリ部７０とを備えるＤＣＡＰの入力部に備えて、一定時期に出力データ列を出力開始する場合における格納パルス整形部としては、変換クロック信号Ｄｃｌｋ１をシステムクロックＳｃｌｋにより前縁と後縁のパルス信号２０ｓｐ，２０ｓｎを生成する手段（例えばフリップ・フロップ２３，２４とＡＮＤゲート２５，２６）とを備えるエッジ検出部２０を具備し、上記前縁と後縁のパルス信号２０ｓｐ，２０ｓｎの何れかを選択して当該変換データ列ＦＤ１を格納する書込みパルス３０ｓを書込み制御部５０へ出力する極性選択部３０を備えることを特徴とする上述半導体試験装置である。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００２１】
本発明について、図１のデジタル・キャプチャー・メモリに係る要部構成図と、図２の格納パルス整形部及びそのタイミングチャートと、図３の格納パルス整形部の他の構成例と、を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。
【００２２】
本発明の要部構成は、図１に示すように、従来構成要素に対して格納パルス整形部を追加した構成で成る。
この格納パルス整形部の一例を図２を参照して説明する。格納パルス整形部はエッジ検出部２０と極性選択部３０とで成る。
本発明ではＤＵＴから出力されるデータレディ信号ＤｒｄｙとＤＵＴクロックＤｃｌｋ信号を使用する。この為に、ＤＣはＤＵＴから出力される上記両信号とＰＧから出力される期待値とをＤＣで良否比較し、判定結果のＦＡＩＬ／ＰＡＳＳ信号に変換された変換データレディ信号Ｄｒｄｙ１と変換クロック信号Ｄｃｌｋ１をＦＭＵＸを介してＤＣＡＰの所定入力端、即ちＡＮＤゲート２１へ供給するように設定しておく。
【００２３】
エッジ検出部２０は、ＡＮＤゲート２１、２５、２６と、フリップ・フロップ２３、２４とで成る。これは変換クロック信号Ｄｃｌｋ１の前縁と後縁のパルスを生成して出力するものである。
即ち、ＡＮＤゲート２１は変換データレディ信号Ｄｒｄｙ１と変換クロック信号Ｄｃｌｋ１を受けて論理積したクロック信号２１ｓを出力する。従って、変換データレディ信号Ｄｒｄｙ１が有効なときの変換クロック信号Ｄｃｌｋ１のみが出力される。
フリップ・フロップ２３、２４はシフトレジスタに相当し、入力信号を受けて２クロック期間遅延する（図２Ｂ，Ｃ参照）。
【００２４】
ＡＮＤゲート２５は変換クロック信号Ｄｃｌｋ１の前縁パルスを出力するものであり、フリップ・フロップ２３の正出力端とフリップ・フロップ２４の負出力端の信号を受けて論理積した結果の前縁パルス信号２０ｓｐを出力する（図２Ｄ参照）。
ＡＮＤゲート２６は変換クロック信号Ｄｃｌｋ１の後縁パルスを出力するものであり、フリップ・フロップ２３の負出力端とフリップ・フロップ２４の正出力端の信号を受けて論理積した結果の後縁パルス信号２０ｓｎを出力する（図２Ｅ参照）。
【００２５】
極性選択部３０は、一例としてマルチプレクサ３２で成り、変換データ列ＦＤ１をメモリ部７０へ格納するタイミング信号として前縁パルス信号２０ｓｐか後縁パルス信号２０ｓｎかの何れかを選択するものである。選択された書込みパルス３０ｓは書込み制御部５０へ供給される。これはクロックの前縁側でデータ格納するタイプのデバイスと、クロックの後縁側でデータ格納するタイプのデバイスがあり、この何れにも対応可能とするものである。
尚、ＤＣへ供給する期待値を反転すればＤＣでの良否比較結果であるＦＡＩＬ／ＰＡＳＳ信号を反転可能であり、所望の期待値を供給することで前縁か後縁かを指定できるからして、上記した極性選択部３０及びＡＮＤゲート２６を削除した構成とすることも可能である。
【００２６】
次に、ＤＵＴから出力されるデータ出力の開始を示す同期用の信号が２種類の異なる形態の両方に対応可能な一例を図３を参照して説明する。
図３における格納パルス整形部のエッジ検出部２０にはＡＮＤゲート２１の直前にレディ信号選択部が追加して備えてられている。レディ信号選択部は、フリップ・フロップ２７と、マルチプレクサ２８とで成る。
【００２７】
フリップ・フロップ２７は図６（ｂ）に示すように、データ出力の開始を示すパルス状のスタート信号Ｓｔｔをラッチしてレベル信号に変換するものであり、この有効データ開始信号２７ｓをマルチプレクサ２８へ供給する。尚、フリップ・フロップの出力状態を初期状態にリセットする為のリセット信号ｒｓｔ１を新たに追加する必要がり、この為に上述同様に、ＤＣからＦＭＵＸを介して所望のタイミングでリセット信号ｒｓｔ１が発生されるように、余っているコンパレータチャンネルに対して”Ｚ”のパターンプログラムを記述しておく。
マルチプレクサ２８は、試験対象であるＤＵＴの２種類の異なる形態に対応して、第１に、上述した図２の変換データレディ信号Ｄｒｄｙ１を出力する形態のＤＵＴの場合は変換データレディ信号Ｄｒｄｙ１を選択して出力し、スタート信号Ｓｔｔを出力する形態のＤＵＴの場合はフリップ・フロップ２７の出力信号を選択して出力する。以後の構成要素は図２の説明と同様であるから説明を省略する。
【００２８】
次に、ＤＵＴから出力されるデータ出力の開始を示す同期用の信号が無く、ＡＤ変換して、直ちにクロックに同期してコードデータを連続的に出力するデバイスの場合は、図２の変換データレディ信号Ｄｒｄｙ１を常時セットするようにパターンプログラムを作成すれば良い。その為には、余っているコンパレータチャンネルを用い、このコンパレータチャンネルに対して連続して”Ｚ”のパターンプログラムを記述すれば良い。この結果、ＤＵＴから出力されるクロック信号ＤｃｌｋをＤＣで変換した変換クロック信号Ｄｃｌｋ１により書込みパルス３０ｓが発生できることになる。この結果、長大なデータ列の格納が、ＤＵＴから出力されるデータ列とシステムクロックＳｃｌｋとの位相関係の影響を受けずに的確に格納可能となる利点が得られる。
【００２９】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述説明したように本発明によれば、格納パルス整形部をＤＣＡＰの入力端とＤＣＡＰ内の書込み制御部５０へ挿入して具備する構成としたことにより、ＤＵＴから出力されるクロックがシステムクロックとは非同期関係にあったり、不定時期に出力開始する出力データ列を連続的に受けても、ＤＣＡＰ内のメモリ部へ安定した格納が実現できることとなる。
即ち、第１に不定時期に出力開始する出力データ列の出力開始時期を示す信号（例えばデータレディ信号Ｄｒｄｙ、スタート信号Ｓｔｔ）以後の出力タイミングを示すＤＵＴクロックＤｃｌｋ信号によりＤＵＴデータを連続的に出力する形態のＤＵＴの場合は、その出力開始信号とＤＵＴクロックＤｃｌｋ信号をＤＣとＦＭＵＸを介して受けて、出力開始信号以降におけるＤＵＴクロックＤｃｌｋ信号の前縁若しくは後縁によりＤＵＴデータを格納する書込みパルス３０ｓを生成することでパターンマッチ機能を用いることなく、メモリ部７０へ格納可能となる大きな利点が得られる。
第２に、一定時期に出力開始する場合は、出力タイミングを示すＤＵＴクロックＤｃｌｋ信号の前縁若しくは後縁によりＤＵＴデータを格納する書込みパルス３０ｓを生成することでシステムクロックＳｃｌｋと非同期な関係にあっても連続して正常にメモリ部７０へ格納可能となる大きな利点が得られる。
【図面の簡単な説明】
【図１】本発明の、デジタル・キャプチャー・メモリに係る要部構成図。
【図２】本発明の、格納パルス整形部と、そのタイミングチャート。
【図３】本発明の、格納パルス整形部の他の構成例。
【図４】従来の、デジタル・キャプチャー・メモリに係る要部構成図。
【図５】出力データ格納のタイミングチャート。
【図６】出力形態の異なるＤＵＴの内部構成例。
【符号の説明】
２０ エッジ検出部
２１，２５，２６ ＡＮＤゲート
２３，２４，２７ フリップ・フロップ
２８，３２ マルチプレクサ
３０ 極性選択部
５０ 書込み制御部
６０ アドレス発生部
７０ メモリ部
ＤＣ デジタルコンパレータ
ＦＣ 波形整形器
ＦＭＵＸ フェイル・マルチプレクサ
ＰＧ パターン発生器
ＤＣＡＰ デジタル・キャプチャー・メモリ
ＤＵＴ 被試験デバイス

Claims (4)

1. ＤＵＴデータと、前記ＤＵＴデータのタイミングに同期して発生しまたはＤＵＴデータの有効なデータ出力のときに発生するＤＵＴクロック信号とを出力する被試験デバイス（ＤＵＴ）を試験する半導体試験装置であって、
   前記ＤＵＴクロック信号、および前記ＤＵＴデータの期待値を出力するパターン発生器（ＰＧ）と、
   前記ＤＵＴから出力される前記ＤＵＴクロック信号と前記ＰＧからの期待値とを良否比較して変換した変換クロック信号と、前記ＤＵＴから出力される前記ＤＵＴデータと前記ＰＧからの期待値とを良否比較して変換した変換データ列とを出力するデジタルコンパレータ（ＤＣ）と、
   システムクロックにより前記変換クロック信号の前縁または後縁のパルスを生成する格納パルス整形部と、
   前記格納パルス整形部からのパルスに応じて前記変換データ列を格納するメモリと、
   を備える半導体試験装置。
2. 前記ＤＵＴは、前記ＤＵＴデータの有効データを示す出力開始信号を更に出力し、
   前記ＰＧは、前記出力開始信号の期待値を更に出力し、
   前記ＤＣは、前記ＤＵＴから出力される前記出力開始信号と前記ＰＧからの期待値とを良否比較して変換した変換開始信号を更に出力し、
   前記格納パルス整形部は、
   前記変換開始信号と前記変換クロック信号との論理積を出力するゲートと、
   システムクロックにより前記論理積の前縁または後縁のパルスを生成する回路と、
   を備える請求項１に記載の半導体試験装置。
3. 前記ＤＵＴは、前記ＤＵＴデータの出力開始時期を示す出力開始信号を更に出力し、
   前記ＰＧは、前記出力開始信号の期待値を更に出力し、
   前記ＤＣは、前記ＤＵＴから出力される前記出力開始信号と前記ＰＧからの期待値とを良否比較して変換した変換開始信号を更に出力し、
   前記格納パルス整形部は、
   前記変換開始信号の前縁でセットして有効データ開始信号を出力するラッチ用フリップ・フロップと、
   前記有効データ開始信号と前記変換クロック信号との論理積を出力するゲートと、
   システムクロックにより前記論理積の前縁または後縁のパルスを生成する回路と、
   を有する請求項１に記載の半導体試験装置。
4. 前記格納パルス整形部は、前縁のパルスまたは後縁パルスの何れかを選択して出力する極性選択部を更に備える請求項２または３に記載の半導体試験装置。

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