JPH0650338B2 - テスト装置 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 この発明は総括的にメモリ階層カード用の高性能テスタ
に関するものであり、詳細にいえば、一般に市販されて
いる構成部品のみを使用した１００ＭＨｚ程度の速度で
作動するこのようなテスタに関するものである。

Ｂ．従来技術 現在の高性能コンピュータ・システムのメモリは、複雑
な態様で構成されることが増えている。故障の排除のた
めの、あるいはメモリの故障許容性を上げるための論理
回路を含むようになっている。さらに、メモリのサブシ
ステム自体の内部に、階層回路構造が設けられている。
それ故、メモリ・システムはカード上に同時にテストし
なければならないかなりの数の論理回路およびメモリを
含んでおり、したがって、階層メモリの遅い部分に対す
る幅の広いパルスと、高速のメモリ部分に対する幅がは
るかに狭いパルスとを発生する高速のディジタル化パル
ス発生器が必要である。

詳細にいえば、典型的なカード実装多層メモリには事実
上３つのメモリがある。すなわち、高速スタティック書
込みメモリ、高速スタティック読取りメモリ、およびこ
れら２つのメモリよりも１桁程度遅いダイナミック・ア
レイ・メモリである。書込みコマンドを受け取った場
合、書込みメモリのすべての内容は一度に、アレイ・メ
モリの指定されたアドレスに書き込まれる。読取りコマ
ンドを受け取った場合、アレイ・メモリの指定されたア
ドレスの内容は一度に、読取メモリに読み取られる。高
速のメモリ・サイクル期間には、１００ＭＨｚ程度のメ
モリ・サイクル速度で、書込みメモリがロードされ、読
取りメモリの読出しが行なわれる。

低速メモリ・サイクルと高速メモリ・サイクルの間の相
対速度の１桁の相違、スタティック高速アレイの読取り
サイクルと書込みサイクルの無制限なオーバラップ、お
よび低速なアレイ・メモリとのある程度制限されたオー
バラップとが、テストの際に問題を生じる。現在入手で
きるテスト機器は十分な速さのものではなく、また発生
するサイクル、タイミング・エッジ、およびデータの間
の関係がインターロックされており、高速および低速な
メモリに対する制御パルスを同時に、しかもオーバラッ
プさせて発生することができないという点で、階層メモ
リのテストに構造的に適合しないものである。

テスト対象のメモリとインタフェースする高性能アダプ
タを付加して、既存の低速なテスタを改造する試みがな
されている。典型的な手法は、低速なテスタを高速なス
タティック・アレイの約数の速度で作動させ、アダプタ
をこの時間差を埋めるように設計することである。この
ような手法には、次のような欠点がある。（１）コスト
がかさみ、開発に時間がかかる。（２）改造されたテス
タは特定の用途に合わせられたものであって、他の用途
に使えることがほとんどない。（３）希望するテスト機
能の面で、妥協を強いられる。（４）テスト対象の製品
の開発期間中にメモリのインタフェースに何らかの変更
があると、アダプタの設計に大幅な変更が生じる。
（５）テスタとメモリ・カードの間の性能の差が今後も
広がるので、アダプタの開発コストがテスタのコストに
近くなる。

テスタと、テスト対象デバイスのアクセス・ノードとの
間で情報を交換するのに必要な時間を短くするため、テ
スタの各データ・チャネル毎に単一のローカル・メモリ
を設けることが提案されている。このことは、１９８４
年２月２１日に、Ｍ・Ｅ・カレイ（M. E. Carey）に対
して発行された米国特許第４４３３４１４号に開示され
ているように、これらのローカル・メモリによって、さ
まざまなデータ・チャネルを順次にではなく、同時に作
動させられるという点で、デバイスをテストする時間を
速くできるものである。

１９８１年９月１日に発行された米国特許第４２８７５
９４号は、集積回路のテスト用の単一データ・チャネル
・テスタに２個のローカル・メモリを使用することを示
している。２個のメモリは関連する一時記憶シフト・レ
ジスタに対して、同時に読みだされる。これらの記憶レ
ジスタは、各レジスタから並列にデータを受け取り、こ
れを直列の形態に変換するマルチプレクサによって、交
互にアクセスされる。一時記憶レジスタにデータが同時
に入力されるため、各データ入力サイクルにおける過渡
状態が治まってから、記憶されているデータへのマルチ
プレクサによるアクセスを行なわなければならず、これ
は各作動サイクルにおいて無駄な遅延を生じさせる。

さらに、１９８４年５月２９日に、Ｇ・Ｃ・ジレット
（G. C. Gillette）に対して発行された米国特許第４４
５１９１８号は、単一データ・チャネル・テスタに２個
のローカル・メモリを使用することを示しているが、こ
の場合、ローカル・メモリにはインタリーブされた態様
で、データがロードされる。すなわち、一方のメモリは
テストされているデバイスにデータを与え、同時に他方
のメモリにはバック・アップ・メモリの選択されたもの
からの新しいデータがロードされる。このようにして、
ローカル・メモリの再ロードのための中断を必要とせず
に、テスト信号の長い列がテストされるデバイスに、高
速で連続的に送られる。しかしながら、単一のデータ・
チャネルがデバイスのピンの間で多重化され、可変パル
ス幅の出力データ・パルスを高い繰返し速度で提供する
手段は設けられていない。

Ｃ．発明が解決しようとする問題点 本発明の目的は、シフト・レジスタ・ロードの過渡整定
時間を必要とせず、しかも可変パルス幅の出力データ・
パルスを高い繰返し速度で発生することができるテスタ
を提供することである。

Ｄ．問題点を解決するための手段 本発明のテスト装置は、テスト・データ信号を記憶する
第１および第２のメモリ手段と、上記第１および第２の
メモリ手段から上記テスト・データ信号を受け取るよう
に接続され、位相差を有する第１および第２のクロック
・パルスに応答して、受け取ったテスト・データ信号を
直列にシフトし出力する第１および第２のシフト・レジ
スタと、上記第１および第２のメモリ手段へアドレス信
号を印加すると共に、上記第１および第２のシフト・レ
ジスタへコマンド信号を印加するための手段と、上記第
１および第２のシフト・レジスタの出力を受け取るよう
に接続され、上記第１および第２のクロック・パルスの
間に生じる第３のクロック・パルスに応答して、上記第
１のシフト・レジスタからのテスト・データ信号と、上
記第２のシフト・レジスタからのテスト・データ信号と
よりなるインタリーブされたテスト・データ信号を発生
するマルチプレクサとを備えるものである。

Ｅ．実施例 この発明のテスタは階層パイプライン処理体系で実施さ
れるものである。すなわち、テスト手順全体を多数の部
分に分割し、これらの部分をチャネルの個々のグループ
に分配する。第１図はこれらのチャネルのひとつを示し
たものである。グループ内の個々のチャネルは、グルー
プの各チャネルに対し、線２でアドレス・データを、ま
た線３でコマンド・データを与える制御処理装置１によ
って、互いに同期した状態に維持される。それぞれの同
期したチャネルは、希望するパルス幅の出力パルスを、
以下で説明する態様で、出力線４にもたらし、テスト対
象デバイス（図示せず）のそれぞれの入力ピンに印加す
る。テスタの出力線（たとえば、線４）上の各パルス・
セットに対するテスト対象デバイスの実際の応答は、テ
スト対象のデバイスの適切な機能を決定するため、制御
処理装置１に記憶されている期待応答と比較される。実
際の応答と期待応答とのこのような比較自体は、周知の
テスト手法であるから、本明細書では詳述しない。

線２上のアドレス・データはローカル・メモリＡに印加
され、かつラッチ５を介してローカル・メモリＢに印加
される。線３上のコマンド・データはシフト・レジスタ
Ａに印加され、かつラッチ６を介してシフト・レジスタ
Ｂに印加される。メモリＡおよびＢは予めプログラムさ
れ、基本クロック・テスト・サイクルの各半部において
テスト対象デバイス（出力線４に接続されている）に印
加すべきテスト・タイミング・パターンを発生するため
に、それぞれのアドレスにデータを記憶するようになっ
ている。基本クロックは信号Ａ、信号非Ａ（）および
信号Ｃからなっている。最後の信号は遅延したＡクロッ
クである。ＡクロックをレジスタＡに印加し、クロッ
クをレジスタＢに印加し、正方向のクロック・パルス・
エッジでラッチおよびシフト・レジスタをトリガする結
果、メモリおよびシフト・レジスタＡは作動時に、メモ
リおよびシフト・レジスタＢに対してインタリーブされ
る。さらに、シフト・レジスタＢおよびメモリＢに対す
るコマンドおよびアドレスは、シフト・レジスタＡおよ
びメモリＡに対するコマンドおよびアドレスと位相が１
８０゜ずれるようにラッチされる。

シフト・レジスタＡおよびＢからの出力Ａ′およびＢ′
はＣクロックで駆動されるマルチプレクサ７に印加され
る。マルチプレクサ７からの同相の出力φはプログラム
可能遅延回路８およびパルス発生器９を介して送られ、
トリガ１０をセットする。位相外れ出力はこれに対応
して、プログラム可能遅延回路１１およびパルス発生器
１２を介して印加され、トリガ１０をリセットする。マ
ルチプレクサ７はレジスタＡおよびＢから直列の出力
Ａ′およびＢ′を受け取り、クロックＡとＣの間の固定
された遅延によって決定される遅延ののち、Ａ′および
Ｂ′の各々を交互に選択する。固定された遅延はそれぞ
れのメモリＡおよびＢからシフト・レジスタへの各並列
ローディング後の過渡状態を治めるのに十分なものであ
る。レジスタが互に対し８０゜の位相ずれでロードされ
るのであるから、Ｂ′の過渡整定時間中にはＡ′からの
選択、およびその逆を行ない、したがってマルチプレク
サ７は過渡による待ち時間の損失を受けずに、完全なク
ロック速度で作動できるようになる。クロックＣはマル
チプレクサ７を活動化し、クロック・サイクルの半分を
出力Ａから、またクロック・サイクルの後の半分をＢか
ら取り入れるようにする。クロックＣの遅延を適切に設
定することにより、シフト・レジスタを含む、シフト・
レジスタまでのシステムの伝搬の変動を吸収し、全部で
クロック・サイクルの半分まで補償することができる。
メモリ・ビットを加減することによって、マルチプレク
サ７の出力におけるパルス幅を、クロック・サイクルの
半分だけ変化させることができる。クロック・サイクル
中の任意の点で出力パルスを開始および停止させるとい
う選択の自由度を高めるために、プログラム式遅延回路
８および１１をクロック・サイクルの半分未満の変化量
で調節することができる。

マルチプレクサ７のみがクロックの全速度で作動するこ
とに留意されたい。処理装置１からのコマンドおよびア
ドレスは通常、クロック速度の４分の１の速度で作動す
る。

第１図に関連して検討したテスタ・チャネルの作動は、
第１図のブロック図の動作を示す、第２図の理想化され
た波形を参照することによって、より良く理解されよ
う。

Ｆ．発明の効果 シフト・レジスタＡおよびＢは位相差をもって動作しか
つマルチプレクサはシフト・レジスタＡおよびＢの動作
タイミングの間のタイミングで動作するから、シフト・
レジスタ・ロードの過渡整定時間をこれらの動作時間差
の中で吸収することができ、またメモリＡおよびＢのテ
スト・データ・パターンを変えることにより種々のパル
ス幅のテスト信号を発生することができる。シフト・レ
ジスタＡおよびＢは基本クロック・テスト・サイクルの
各半サイクルに対するタイミング・パターンを処理すれ
ばよいから、低いクロック速度で高い繰返し速度のテス
ト・タイミング・パルスを発生することができる。

【図面の簡単な説明】

第１図は、この発明のテスタを構成する構成部品のブロ
ック図である。 第２図は第１図のブロック図のさまざまな個所に現われ
る一連の理想化された波形の図面である。 Ａ、Ｂ……ローカル・メモリ、Ａ、Ｂ……シフト・レジ
スタ、１……制御処理装置、４……出力線、５、６……
ラッチ、７……マルチプレクサ、８、１１……プログラ
ム可能遅延回路、９、１２……パルス発生器、１０……
トリガ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】(イ) テスト・データ信号を記憶する第１及
   び第２のメモリ手段と、 (ロ) 上記第１及び第２のメモリ手段から上記テスト・デ
   ータ信号を受け取るように接続され、位相差を有する第
   １及び第２のクロック・パルスに応答して、受け取った
   テスト・データ信号を直列にシフトし出力する第１及び
   第２のシフト・レジスタと、 (ハ) 上記第１及び第２のメモリ手段へアドレス信号を印
   加すると共に、上記第１及び第２のシフト・レジスタへ
   コマンド信号を印加するための手段と、 (ニ) 上記第１及び第２のシフト・レジスタの出力を受け
   取るように接続され、上記第１及び第２のクロック・パ
   ルスの間に生じる第３のクロック・パルスに応答して、
   上記第１のシフト・レジスタからのテスト・データ信号
   と、上記第２のシフト・レジスタからのテスト・データ
   信号とよりなるインタリーブされたテスト・データ信号
   を発生するマルチプレクサと、 を有するテスト装置。