JP2000162276A

JP2000162276A - 半導体試験装置

Info

Publication number: JP2000162276A
Application number: JP10334507A
Authority: JP
Inventors: Kenji Inaba; 健司稲葉; Toshiyuki Miura; 稔幸三浦
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-11-25
Filing date: 1998-11-25
Publication date: 2000-06-16
Anticipated expiration: 2018-11-25
Also published as: JP4290255B2

Abstract

(57)【要約】【課題】ＤＵＴから出力されるクロックがシステムクロ
ックとは非同期関係にあったり、不定時期若しくは一定
時期から連続的に出力開始する出力データ列を受けて、
前記データ列を連続的に格納可能とするＤＣＡＰを備え
る半導体試験装置を提供する。【解決手段】ＤＵＴから出力される上記出力開始信号と
ＰＧから出力される所定の期待値とをＤＣで良否比較し
て変換した変換開始信号をＦＭＵＸを介してＤＣＡＰの
所定入力端へ供給し、ＤＵＴから出力される上記ＤＵＴ
クロック信号とＰＧからの所定の期待値とをＤＣで良否
比較して変換した変換クロック信号をＦＭＵＸを介して
ＤＣＡＰの所定入力端へ供給し、上記変換開始信号を検
出した以後における上記変換クロック信号により、対応
する変換データ列を受けて内部のメモリ部へ順次格納す
る格納パルス整形部をＤＣＡＰに備える半導体試験装
置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、被試験デバイス
（ＤＵＴ）から出力されるクロックがシステムクロック
とは非同期関係にあり、当該クロックに同期してＤＵＴ
から連続的に出力されるデータ列に対しても、これを受
けて、半導体試験装置内に備える格納用のメモリへ連続
的に格納する記憶装置を備える半導体試験装置に関す
る。

【０００２】

【従来の技術】被試験デバイス（ＤＵＴ）の中にはＡＤ
変換器のように、ＡＤ変換して連続的にデータをクロッ
クに同期して出力するデバイスがあり、その連続する全
てのデータを試験装置側が格納保存し、格納された連続
データ列の内容を読み出してデバイスの評価を行う試験
形態がある。図６に出力形態の異なるＤＵＴの内部構成
例を示す。これらはロジック部と、ＡＤＣ部と、その他
を備えるＩＣの一例である。ロジック部はＡＤＣ部に関
係する回路や、ＡＤＣ部を制御する制御回路を備えてい
る。ＡＤＣ部は主にＡＤ変換器であり、例えばランプ波
状のアナログ入力信号を入力端から受けて、クロック信
号を受けて、ロジック部からのＡＤ変換スタート指令等
を受けてＡＤ変換したコードデータをクロックに同期し
て連続的に出力する。図６（ａ）のＤＵＴではＡＤＣ部
が受けるクロック信号はロジック部に供給されているシ
ステムクロックＳｃｌｋを分周器で所定に分周したクロ
ック入力としている例である。また、有効データを示す
データレディ信号Ｄｒｄｙの出力直後のデータクロック
Ｄｃｌｋに同期してＭビット幅の連続したコードデータ
を出力する。尚、このとき、ロジック部からのＡＤ変換
スタート指令を受けてデータレディ信号Ｄｒｄｙを出力
するまでの期間は、例えば内蔵する分周器の分周条件に
よりシステムクロックＳｃｌｋとは異なるものがある。
従ってＡＤ変換スタート指令からデータレディ信号Ｄｒ
ｄｙが発生するまでの期間については不定になる。図６
（ｂ）のＤＵＴではＡＤＣ部が受けるクロック信号は内
蔵する発振器で発振した発振周波数をクロック入力とし
ている例である。また、データレディ信号Ｄｒｄｙの代
わりに有効データの出力開始を示すスタートパルス信号
Ｓｔｔを発生する例である。この場合も、ＡＤ変換スタ
ート指令からスタートパルス信号Ｓｔｔが発生するまで
の期間については不定である。図６（ｃ）のＤＵＴでは
ＡＤＣ部が受けるクロック信号は外部の独立したクロッ
クＡＤｃｌｋをクロック入力としている例である。ま
た、データレディ信号Ｄｒｄｙは無く、データクロック
Ｄｃｌｋ毎にＡＤ変換し、直ちにクロックに同期して連
続したコードデータを出力する例である。

【０００３】次に、従来技術について、図４のデジタル
・キャプチャー・メモリに係る要部構成図と、図５の出
力データ格納のタイミングチャートと、を参照して以下
に説明する。要部構成は、図４に示すように、パターン
発生器ＰＧと、波形整形器ＦＣと、任意波形発生器ＡＷ
Ｇと、デジタルコンパレータＤＣと、フェイル・マルチ
プレクサＦＭＵＸと、デジタル・キャプチャー・メモリ
ＤＣＡＰとで成る。

【０００４】パターン発生器ＰＧは、ＤＵＴ試験を行う
所定の試験パターンを発生して、ＦＣとＡＷＧとＤＣへ
供給する。波形整形器ＦＣは、ＰＧからの試験パターン
を受けてＴＧによる所定のタイミングで整形した波形を
ドライバを介してＤＵＴのロジック入／出力端子へ供給
する。任意波形発生器ＡＷＧは、例えば高速のＤＡ変換
器であり、ＰＧからの試験パターンであるコードデータ
を受けて対応する任意波形のアナログ信号に変換して、
ＤＵＴのアナログ入力端子へ供給する。このＡＷＧは、
ＤＵＴがＡＤＣ部を有するデバイスに対応して備える一
構成例である。

【０００５】デジタルコンパレータＤＣは、ＤＵＴから
の出力信号であるＤｃｌｋ信号とＤｒｄｙ信号とＭビッ
トのコードデータとをアナログコンパレータ（図示な
し）を介して受け、パターン発生器側の期待値データＥ
ＸＰとを受けて、両信号の対応するビット同士で所定の
論理比較をし、期待値と不一致（ＦＡＩＬ）となったビ
ットは”Ｈ”レベルを出力し、期待値と一致（ＰＡＳ
Ｓ）したビットは”Ｌ”レベルを出力する。前記により
変換されたＭビットの変換データ列ＦＤ１はＦＡＩＬ／
ＰＡＳＳに係わらずＦＭＵＸを介してＤＣＡＰへ供給さ
れる。更に、余っているコンパレータの１チャンネルを
用い、当該コンパレータチャンネルに対して例えば記述
ニモニック（mnemonic）”Ｚ”を記述して所定のタイミ
ングで必ず”Ｈ”の格納信号Ｗ１が発生（図５Ｂ参照）
されるようにパターンプログラムを記述しておく。この
結果、所望のタイミングで格納信号Ｗ１が発生し、この
信号もＤＣＡＰへ供給する。

【０００６】フェイル・マルチプレクサＦＭＵＸは、Ｄ
Ｃからの数百チャンネルの信号を受けて、所望の出力端
へ割り付け出力可能な装置であり、ＤＣＡＰへ上記した
Ｍビットの変換データ列ＦＤ１と格納信号Ｗ１を供給す
る。

【０００７】ここで、図５Ａ、Ｂについて説明する。半
導体試験装置はＰＧ側を同期待ちさせることができるパ
ターンマッチ機能を備えていて、任意の信号と期待値と
比較した結果で、リアルタイムにテスト・パターン発生
シーケンスを変更可能である。これを用いてＤＵＴ側の
出力条件に同期させることができる。図５Ａでは、ロジ
ック部からＡＤ変換スタート指令を発生した直後から、
不定なタイミングでＤＵＴから発生し、変換データ列Ｆ
Ｄ１の出力開始を示すＤｒｄｙ信号を用いて同期待ちさ
せる。これにより、変換データ列ＦＤ１、即ち図５Ｃ以
後のデータＤ１，Ｄ２，Ｄ３，，，の出力タイミングに
同期してパターン発生した格納信号Ｗ１（図５Ｂ参照）
をＰＧから正確なタイミングで発生させることができ
る。

【０００８】デジタル・キャプチャー・メモリＤＣＡＰ
はＤＵＴから連続して出力されるデータを格納する記憶
装置であり、その要部内部構成は、図４に示すように、
書込み制御部５０と、アドレス発生部６０と、メモリ部
７０とで成る。尚、ＣＰＵからの読出し、初期化書き込
みの為のアドレス切替え等の制御回路、その他を備えて
いるが省略する。

【０００９】書込み制御部５０は、上記ＦＭＵＸからの
格納信号Ｗ１を受けた都度、メモリ部７０への書込み信
号５０ｓを発生する。また前記書込み信号５０ｓはアド
レス発生部６０へのアドレス・インクリメント用の信号
ともなる。

【００１０】アドレス発生部６０は、一例としては、前
記書込み信号５０ｓを受けてアドレスカウンタの値をイ
ンクリメントする。前記アドレスカウンタの出力である
アドレス値６０ｓはメモリ部７０のアドレス入力端へ供
給される。またアドレスカウンタの初期値は外部からゼ
ロリセットしたり、あるいは任意初期値に設定可能であ
る。

【００１１】メモリ部７０はＤＵＴに対応して格納する
ビット幅が可変可能なメモリであり、書込み信号５０ｓ
の発生の都度、対応するアドレスへ上記ＦＭＵＸからの
変換データ列ＦＤ１を格納する。

【００１２】ところで、上述図６のようにＤＵＴは多種
多様なデバイスがある。上記のデータレディ信号Ｄｒｄ
ｙ若しくは図６（ｂ）に示す同等のスタート信号Ｓｔｔ
を発生するＤＵＴの場合は、上記パターンマッチ機能を
用いて同期させることができる。しかしながら、パター
ンマッチ機能を実現するパターンプログラムの作成がそ
の都度必要となる難点が生じる。また、高速な周期で出
力するデバイスの場合には、パターンマッチ機能により
同期実現困難な場合がある。一方、図６（ｃ）に示すよ
うなデバイスでは、ＡＤ変換して、直ちにクロックに同
期してコードデータを連続的に出力するデバイスがあ
る。このようなデバイスは出力タイミングが既知である
為パターンマッチ機能を用いる必要はないものの、次の
問題点がある。即ち、図５Ｅ，Ｆに示すように、システ
ムクロックＳｃｌｋとは異なる周期、若しくは周期を変
化させてデバイス測定を行う場合のように、システムク
ロックＳｃｌｋと同期関係にない専用のＡＤクロックＡ
Ｄｃｌｋ（図６（ｃ）参照）により連続的にコードデー
タを出力する場合、格納信号Ｗ１の周期時間（図５Ｅ参
照）と、ＡＤクロックＡＤｃｌｋの周期時間（図５Ｆ参
照）とが僅かでも異なっていると、連続的に出力される
後方データにおいては両者の位相関係が徐々に崩れてし
まい（図５Ｇ，Ｈ参照）、結果として不良なコードデー
タ（図５Ｊ参照）をメモリ部７０へ格納してしまうとい
う難点を生じる。

【００１３】尚、ＤＵＴとしては、ＡＤ変換器を備える
上述デバイス例とは限らない。即ち、上述したように、
クロック毎に連続して出力するデータを発生するＤＵＴ
であり、且つ、パターンマッチ機能を用いる必要のある
デバイスや、システムクロックとは非同期関係にあるク
ロックによるデータ列を連続して出力するデバイスであ
り、半導体試験装置側が前記連続するデータ列を格納し
て試験実施することが求められるデバイスの全てが対象
である。

【００１４】

【発明が解決しようとする課題】上述説明したように従
来技術においては、第１に、データレディ信号Ｄｒｄｙ
等を受けて初期非同期状態を同期化する為に、パターン
マッチ機能を実現するパターンプログラムの作成が品種
毎に必要となり作成工数の観点で実用上の難点がある。
第２に、同期関係にない専用のＡＤクロックＡＤｃｌｋ
により多数のデータを連続的に出力する場合にはＰＧ側
が発生する格納信号Ｗ１と、ＤＵＴから出力されるデー
タ列の両者の位相関係が徐々に崩れてくる為好ましくな
い。これらの観点から、従来技術においては実用上の難
点がある。ところで、どのＤＵＴにおいても、ＤＵＴか
ら連続的に出力されるコードデータと共に、これに同期
したクロックがＤＵＴから出力されている。これに着目
した格納制御を備えることが実現できれば安定したメモ
リへの格納が可能である。そこで、本発明が解決しよう
とする課題は、ＤＵＴから出力されるクロックがシステ
ムクロックとは非同期関係にあったり、不定時期若しく
は一定時期から連続的に出力開始する出力データ列を受
けて、前記データ列を連続的に格納可能とするＤＣＡＰ
を備える半導体試験装置を提供することである。

【００１５】

【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、被試験デバイスが出力
する出力信号は、少なくとも出力開始信号（例えばデー
タレディ信号Ｄｒｄｙ、スタート信号Ｓｔｔ）とＤＵＴ
クロックＤｃｌｋ信号とＤＵＴデータを有し、上記出力
開始信号は不定時期に出力開始する出力データ列の出力
開始時期を示す信号であり、上記ＤＵＴクロックＤｃｌ
ｋはＤＵＴデータのタイミングに同期して連続的に発生
するクロック、若しくはＤＵＴデータの有効なデータ出
力のときに発生するクロックであり、上記ＤＵＴデータ
はＤＵＴから連続的に出力される単一もしくは複数Ｍビ
ットの出力データであるデバイスを測定対象とし、ＤＵ
Ｔから出力されるＤＵＴデータとパターン発生器（Ｐ
Ｇ）から出力される期待値とをデジタルコンパレータ
（ＤＣ）で良否比較し、所定ピンへ割付け出力可能なフ
ェイル・マルチプレクサ（ＦＭＵＸ）を介して前記比較
結果の変換データ列ＦＤ１を受けて、デジタル・キャプ
チャー・メモリ（ＤＣＡＰ）内の記憶装置（メモリ）へ
順次格納する半導体試験装置において、ＤＵＴから出力
される上記出力開始信号とＰＧから出力される所定の期
待値とをＤＣで良否比較して変換した変換開始信号（例
えばデータレディ信号Ｄｒｄｙ１）をＦＭＵＸを介して
ＤＣＡＰの所定入力端へ供給し、ＤＵＴから出力される
上記ＤＵＴクロックＤｃｌｋ信号とＰＧからの所定の期
待値とをＤＣで良否比較して変換した変換クロック信号
（例えば変換クロック信号Ｄｃｌｋ１）をＦＭＵＸを介
してＤＣＡＰの所定入力端へ供給し、上記変換開始信号
を検出した以後における上記変換クロック信号Ｄｃｌｋ
１に対応する変換データ列ＦＤ１を受けて内部のメモリ
部７０へ順次格納する格納パルス整形部をＤＣＡＰに備
えることを特徴とする半導体試験装置である。上記発明
によれば、ＤＵＴから出力されるクロックがシステムク
ロックとは非同期関係にあったり、不定時期若しくは一
定時期から連続的に出力開始する出力データ列を受け
て、前記データ列を連続的に格納可能とするＤＣＡＰを
備える半導体試験装置が実現できる。

【００１６】第２に、上記課題を解決するために、本発
明の構成では、被試験デバイスが出力する出力信号は、
少なくともＤＵＴクロックＤｃｌｋ信号とＤＵＴデータ
を有し、上記ＤＵＴクロックＤｃｌｋはＤＵＴデータの
タイミングに同期して連続的に発生するクロック、若し
くはＤＵＴデータの有効なデータ出力のときに発生する
クロックであり、上記ＤＵＴデータはＤＵＴから連続的
に出力される単一もしくは複数Ｍビットの出力データで
あるデバイスを測定対象とし、ＤＵＴから出力されるＤ
ＵＴデータとパターン発生器（ＰＧ）から出力される期
待値とをデジタルコンパレータ（ＤＣ）で良否比較し、
所定ピンへ割付け出力可能なフェイル・マルチプレクサ
（ＦＭＵＸ）を介して前記比較結果の変換データ列ＦＤ
１を受けて、デジタル・キャプチャー・メモリ（ＤＣＡ
Ｐ）内の記憶装置（メモリ）へ順次格納する半導体試験
装置において、ＤＵＴから出力される上記ＤＵＴクロッ
クＤｃｌｋ信号とＰＧからの所定の期待値とをＤＣで良
否比較して変換した変換クロック信号（例えば変換クロ
ック信号Ｄｃｌｋ１）をＦＭＵＸを介してＤＣＡＰの所
定入力端へ供給し、上記変換クロック信号Ｄｃｌｋ１に
対応する変換データ列ＦＤ１を受けて内部のメモリ部７
０へ順次格納する格納パルス整形部をＤＣＡＰに備える
ことを特徴とする半導体試験装置がある。

【００１７】第２図は、本発明に係る解決手段を示して
いる。上述書込み制御部５０とアドレス発生部６０とメ
モリ部７０とを備えるＤＣＡＰの入力部に備えて、不定
時期に出力データ列を出力開始し、ＤＵＴが出力する変
換開始信号はレベル信号（例えばデータレディ信号Ｄｒ
ｄｙ１）により有効データの開始を示す信号である場合
における格納パルス整形部としては、前記変換開始信号
と上記変換クロック信号Ｄｃｌｋ１とを論理積して出力
するゲート手段（例えばＡＮＤゲート２１）と、システ
ムクロックＳｃｌｋにより前記論理積信号の前縁と後縁
のパルス信号を生成する手段（例えばフリップ・フロッ
プ２３，２４とＡＮＤゲート２５，２６）とを備えるエ
ッジ検出部２０を具備し、上記前縁と後縁のパルス信号
の何れかを選択して当該変換データ列ＦＤ１を格納する
書込みパルス３０ｓを書込み制御部５０へ出力する極性
選択部３０を備えることを特徴とする上述半導体試験装
置である。

【００１８】第３図は、本発明に係る解決手段を示して
いる。上述書込み制御部５０とアドレス発生部６０とメ
モリ部７０とを備えるＤＣＡＰの入力部に備えて、不定
時期に出力データ列を出力開始し、ＤＵＴが出力する変
換開始信号はパルス信号（例えばスタート信号Ｓｔｔ）
により有効データの開始を示す信号である場合における
格納パルス整形部としては、前記変換開始信号の前縁で
セットし、外部からのリセット信号ｒｓｔ１、若しくは
上記ＰＧの試験パターンの１チャンネルを用いて所定タ
イミングで発生するリセット信号ｒｓｔ１によりリセッ
トされる有効データ開始信号２７ｓを出力するラッチ用
のフリップ・フロップ２７を具備し、ラッチした前記有
効データ開始信号２７ｓと上記変換クロック信号Ｄｃｌ
ｋ１とを論理積するゲート手段（例えばＡＮＤゲート２
１）と、システムクロックＳｃｌｋにより前記論理積信
号の前縁と後縁のパルス信号２０ｓｐ，２０ｓｎを生成
する手段（例えばフリップ・フロップ２３，２４とＡＮ
Ｄゲート２５，２６）とを備えるエッジ検出部２０を具
備し、上記前縁と後縁のパルス信号２０ｓｐ，２０ｓｎ
の何れかを選択して当該変換データ列ＦＤ１を格納する
書込みパルス３０ｓを書込み制御部５０へ出力する極性
選択部３０を備えることを特徴とする上述半導体試験装
置である。

【００１９】上述書込み制御部５０とアドレス発生部６
０とメモリ部７０とを備えるＤＣＡＰの入力部に備え
て、一定時期に出力データ列を出力開始する場合におけ
る格納パルス整形部としては、変換クロック信号Ｄｃｌ
ｋ１をシステムクロックＳｃｌｋにより前縁と後縁のパ
ルス信号２０ｓｐ，２０ｓｎを生成する手段（例えばフ
リップ・フロップ２３，２４とＡＮＤゲート２５，２
６）とを備えるエッジ検出部２０を具備し、上記前縁と
後縁のパルス信号２０ｓｐ，２０ｓｎの何れかを選択し
て当該変換データ列ＦＤ１を格納する書込みパルス３０
ｓを書込み制御部５０へ出力する極性選択部３０を備え
ることを特徴とする上述半導体試験装置である。

【００２０】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００２１】本発明について、図１のデジタル・キャプ
チャー・メモリに係る要部構成図と、図２の格納パルス
整形部及びそのタイミングチャートと、図３の格納パル
ス整形部の他の構成例と、を参照して以下に説明する。
尚、従来構成に対応する要素は同一符号を付す。

【００２２】本発明の要部構成は、図１に示すように、
従来構成要素に対して格納パルス整形部を追加した構成
で成る。この格納パルス整形部の一例を図２を参照して
説明する。格納パルス整形部はエッジ検出部２０と極性
選択部３０とで成る。本発明ではＤＵＴから出力される
データレディ信号ＤｒｄｙとＤＵＴクロックＤｃｌｋ信
号を使用する。この為に、ＤＣはＤＵＴから出力される
上記両信号とＰＧから出力される期待値とをＤＣで良否
比較し、判定結果のＦＡＩＬ／ＰＡＳＳ信号に変換され
た変換データレディ信号Ｄｒｄｙ１と変換クロック信号
Ｄｃｌｋ１をＦＭＵＸを介してＤＣＡＰの所定入力端、
即ちＡＮＤゲート２１へ供給するように設定しておく。

【００２３】エッジ検出部２０は、ＡＮＤゲート２１、
２５、２６と、フリップ・フロップ２３、２４とで成
る。これは変換クロック信号Ｄｃｌｋ１の前縁と後縁の
パルスを生成して出力するものである。即ち、ＡＮＤゲ
ート２１は変換データレディ信号Ｄｒｄｙ１と変換クロ
ック信号Ｄｃｌｋ１を受けて論理積したクロック信号２
１ｓを出力する。従って、変換データレディ信号Ｄｒｄ
ｙ１が有効なときの変換クロック信号Ｄｃｌｋ１のみが
出力される。フリップ・フロップ２３、２４はシフトレ
ジスタに相当し、入力信号を受けて２クロック期間遅延
する（図２Ｂ，Ｃ参照）。

【００２４】ＡＮＤゲート２５は変換クロック信号Ｄｃ
ｌｋ１の前縁パルスを出力するものであり、フリップ・
フロップ２３の正出力端とフリップ・フロップ２４の負
出力端の信号を受けて論理積した結果の前縁パルス信号
２０ｓｐを出力する（図２Ｄ参照）。ＡＮＤゲート２６
は変換クロック信号Ｄｃｌｋ１の後縁パルスを出力する
ものであり、フリップ・フロップ２３の負出力端とフリ
ップ・フロップ２４の正出力端の信号を受けて論理積し
た結果の後縁パルス信号２０ｓｎを出力する（図２Ｅ参
照）。

【００２５】極性選択部３０は、一例としてマルチプレ
クサ３２で成り、変換データ列ＦＤ１をメモリ部７０へ
格納するタイミング信号として前縁パルス信号２０ｓｐ
か後縁パルス信号２０ｓｎかの何れかを選択するもので
ある。選択された書込みパルス３０ｓは書込み制御部５
０へ供給される。これはクロックの前縁側でデータ格納
するタイプのデバイスと、クロックの後縁側でデータ格
納するタイプのデバイスがあり、この何れにも対応可能
とするものである。尚、ＤＣへ供給する期待値を反転す
ればＤＣでの良否比較結果であるＦＡＩＬ／ＰＡＳＳ信
号を反転可能であり、所望の期待値を供給することで前
縁か後縁かを指定できるからして、上記した極性選択部
３０及びＡＮＤゲート２６を削除した構成とすることも
可能である。

【００２６】次に、ＤＵＴから出力されるデータ出力の
開始を示す同期用の信号が２種類の異なる形態の両方に
対応可能な一例を図３を参照して説明する。図３におけ
る格納パルス整形部のエッジ検出部２０にはＡＮＤゲー
ト２１の直前にレディ信号選択部が追加して備えてられ
ている。レディ信号選択部は、フリップ・フロップ２７
と、マルチプレクサ２８とで成る。

【００２７】フリップ・フロップ２７は図６（ｂ）に示
すように、データ出力の開始を示すパルス状のスタート
信号Ｓｔｔをラッチしてレベル信号に変換するものであ
り、この有効データ開始信号２７ｓをマルチプレクサ２
８へ供給する。尚、フリップ・フロップの出力状態を初
期状態にリセットする為のリセット信号ｒｓｔ１を新た
に追加する必要がり、この為に上述同様に、ＤＣからＦ
ＭＵＸを介して所望のタイミングでリセット信号ｒｓｔ
１が発生されるように、余っているコンパレータチャン
ネルに対して”Ｚ”のパターンプログラムを記述してお
く。マルチプレクサ２８は、試験対象であるＤＵＴの２
種類の異なる形態に対応して、第１に、上述した図２の
変換データレディ信号Ｄｒｄｙ１を出力する形態のＤＵ
Ｔの場合は変換データレディ信号Ｄｒｄｙ１を選択して
出力し、スタート信号Ｓｔｔを出力する形態のＤＵＴの
場合はフリップ・フロップ２７の出力信号を選択して出
力する。以後の構成要素は図２の説明と同様であるから
説明を省略する。

【００２８】次に、ＤＵＴから出力されるデータ出力の
開始を示す同期用の信号が無く、ＡＤ変換して、直ちに
クロックに同期してコードデータを連続的に出力するデ
バイスの場合は、図２の変換データレディ信号Ｄｒｄｙ
１を常時セットするようにパターンプログラムを作成す
れば良い。その為には、余っているコンパレータチャン
ネルを用い、このコンパレータチャンネルに対して連続
して”Ｚ”のパターンプログラムを記述すれば良い。こ
の結果、ＤＵＴから出力されるクロック信号Ｄｃｌｋを
ＤＣで変換した変換クロック信号Ｄｃｌｋ１により書込
みパルス３０ｓが発生できることになる。この結果、長
大なデータ列の格納が、ＤＵＴから出力されるデータ列
とシステムクロックＳｃｌｋとの位相関係の影響を受け
ずに的確に格納可能となる利点が得られる。

【００２９】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、格納パルス整形部をＤＣＡＰの入力端とＤＣＡ
Ｐ内の書込み制御部５０へ挿入して具備する構成とした
ことにより、ＤＵＴから出力されるクロックがシステム
クロックとは非同期関係にあったり、不定時期に出力開
始する出力データ列を連続的に受けても、ＤＣＡＰ内の
メモリ部へ安定した格納が実現できることとなる。即
ち、第１に不定時期に出力開始する出力データ列の出力
開始時期を示す信号（例えばデータレディ信号Ｄｒｄ
ｙ、スタート信号Ｓｔｔ）以後の出力タイミングを示す
ＤＵＴクロックＤｃｌｋ信号によりＤＵＴデータを連続
的に出力する形態のＤＵＴの場合は、その出力開始信号
とＤＵＴクロックＤｃｌｋ信号をＤＣとＦＭＵＸを介し
て受けて、出力開始信号以降におけるＤＵＴクロックＤ
ｃｌｋ信号の前縁若しくは後縁によりＤＵＴデータを格
納する書込みパルス３０ｓを生成することでパターンマ
ッチ機能を用いることなく、メモリ部７０へ格納可能と
なる大きな利点が得られる。第２に、一定時期に出力開
始する場合は、出力タイミングを示すＤＵＴクロックＤ
ｃｌｋ信号の前縁若しくは後縁によりＤＵＴデータを格
納する書込みパルス３０ｓを生成することでシステムク
ロックＳｃｌｋと非同期な関係にあっても連続して正常
にメモリ部７０へ格納可能となる大きな利点が得られ
る。

【図面の簡単な説明】

【図１】本発明の、デジタル・キャプチャー・メモリに
係る要部構成図。

【図２】本発明の、格納パルス整形部と、そのタイミン
グチャート。

【図３】本発明の、格納パルス整形部の他の構成例。

【図４】従来の、デジタル・キャプチャー・メモリに係
る要部構成図。

【図５】出力データ格納のタイミングチャート。

【図６】出力形態の異なるＤＵＴの内部構成例。

【符号の説明】

２０エッジ検出部２１，２５，２６ＡＮＤゲート２３，２４，２７フリップ・フロップ２８，３２マルチプレクサ３０極性選択部５０書込み制御部６０アドレス発生部７０メモリ部ＤＣデジタルコンパレータＦＣ波形整形器ＦＭＵＸフェイル・マルチプレクサＰＧパターン発生器ＤＣＡＰデジタル・キャプチャー・メモリＤＵＴ被試験デバイス

Claims

【特許請求の範囲】

【請求項１】被試験デバイス（ＤＵＴ）が出力する出
力信号は、少なくとも出力開始信号とＤＵＴクロック信
号とＤＵＴデータを有し、該出力開始信号は不定時期に
出力開始する出力データ列の出力開始時期を示す信号で
あり、該ＤＵＴクロックはＤＵＴデータのタイミングに
同期して連続的に発生するクロック、若しくは該ＤＵＴ
データの有効なデータ出力のときに発生するクロックで
あり、該ＤＵＴデータはＤＵＴから連続的に出力される
単一もしくは複数Ｍビットの出力データであるデバイス
を測定対象とし、該ＤＵＴから出力されるＤＵＴデータ
とパターン発生器（ＰＧ）から出力される期待値とをデ
ジタルコンパレータ（ＤＣ）で良否比較し、所定ピンへ
割付け出力可能なフェイル・マルチプレクサ（ＦＭＵ
Ｘ）を介して前記比較結果の変換データ列を受けて、デ
ジタル・キャプチャー・メモリ（ＤＣＡＰ）内の記憶装
置（メモリ）へ順次格納する半導体試験装置において、ＤＵＴから出力される該出力開始信号と該ＰＧから出力
される所定の期待値とを該ＤＣで良否比較して変換した
変換開始信号を該ＦＭＵＸを介して該ＤＣＡＰの所定入
力端へ供給し、ＤＵＴから出力される該ＤＵＴクロック信号と該ＰＧか
らの所定の期待値とを該ＤＣで良否比較して変換した変
換クロック信号を該ＦＭＵＸを介して該ＤＣＡＰの所定
入力端へ供給し、該変換開始信号を検出した以後における該変換クロック
信号に対応する該変換データ列を受けて内部のメモリ部
へ順次格納する格納パルス整形部を該ＤＣＡＰに備える
ことを特徴とする半導体試験装置。
【請求項２】被試験デバイス（ＤＵＴ）が出力する出
力信号は、少なくともＤＵＴクロック信号とＤＵＴデー
タを有し、該ＤＵＴクロックはＤＵＴデータのタイミン
グに同期して連続的に発生するクロック、若しくは該Ｄ
ＵＴデータの有効なデータ出力のときに発生するクロッ
クであり、該ＤＵＴデータはＤＵＴから連続的に出力さ
れる単一もしくは複数Ｍビットの出力データであるデバ
イスを測定対象とし、該ＤＵＴから出力されるＤＵＴデ
ータとパターン発生器（ＰＧ）から出力される期待値と
をデジタルコンパレータ（ＤＣ）で良否比較し、所定ピ
ンへ割付け出力可能なフェイル・マルチプレクサ（ＦＭ
ＵＸ）を介して前記比較結果の変換データ列を受けて、
デジタル・キャプチャー・メモリ（ＤＣＡＰ）内の記憶
装置（メモリ）へ順次格納する半導体試験装置におい
て、ＤＵＴから出力される該ＤＵＴクロック信号と該ＰＧか
らの所定の期待値とを該ＤＣで良否比較して変換した変
換クロック信号を該ＦＭＵＸを介して該ＤＣＡＰの所定
入力端へ供給し、該変換クロック信号に対応する該変換データ列を受けて
内部のメモリ部へ順次格納する格納パルス整形部を該Ｄ
ＣＡＰに備えることを特徴とする半導体試験装置。