JP3133157B2 - 回路テストシステム - Google Patents
回路テストシステムInfo
- Publication number
- JP3133157B2 JP3133157B2 JP04183206A JP18320692A JP3133157B2 JP 3133157 B2 JP3133157 B2 JP 3133157B2 JP 04183206 A JP04183206 A JP 04183206A JP 18320692 A JP18320692 A JP 18320692A JP 3133157 B2 JP3133157 B2 JP 3133157B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- trigger
- memory
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、回路テストシステムに
関し、特に集積回路や論理回路の動作等を試験できる回
路テストシステムに関する。
関し、特に集積回路や論理回路の動作等を試験できる回
路テストシステムに関する。
【０００２】
【従来の技術】この種の回路テストシステムは、集積回
路や論理回路の動作等を試験できるシステムとして知ら
れている。この回路テストシステムとしては、試験しよ
うとする集積回路，論理回路等の被試験回路（ＤＵＴ）
にテストパターン信号を与えるものや、あるいはＤＵＴ
からの出力信号を取り込み、記憶しておくことができる
ものが提案されている。
路や論理回路の動作等を試験できるシステムとして知ら
れている。この回路テストシステムとしては、試験しよ
うとする集積回路，論理回路等の被試験回路（ＤＵＴ）
にテストパターン信号を与えるものや、あるいはＤＵＴ
からの出力信号を取り込み、記憶しておくことができる
ものが提案されている。
【０００３】図６は、ＤＵＴにテストパターン信号を与
えることができる従来の回路テストシステム１１１を示
すブロック図である。同図において、テストパターンデ
ータ（テストパターン信号を形成するデータ）ＴＰはメ
モリ１１３に記憶されており、このメモリ１１３にテス
トパターン発生信号Ｓｒが与えられることにより、テス
トパターンデータＴＰが読み出される。
えることができる従来の回路テストシステム１１１を示
すブロック図である。同図において、テストパターンデ
ータ（テストパターン信号を形成するデータ）ＴＰはメ
モリ１１３に記憶されており、このメモリ１１３にテス
トパターン発生信号Ｓｒが与えられることにより、テス
トパターンデータＴＰが読み出される。
【０００４】ここで、外部制御信号発生部１１７Ａは、
ＤＵＴからのストローブ信号ＳＢに基づいてテストパタ
ーン発生信号Ｓｒａを生成し、また内部制御信号発生部
１１７Ｂは、システムに同期したピリオドクロックＰＣ
とマスタクロックＭＣを取り込み、このマスタクロック
ＭＣに同期したテストパターン発生信号Ｓｒｂを生成し
ている。そして、信号切換部１１５が、制御信号発生部
１１７Ａ，１１７Ｂからのテストパターン発生信号Ｓｒ
ａ，Ｓｒｂの何れか一方を選択して、メモリ１１３にＳ
ｒとして与えている。このような回路テストシステム１
１１は、ＤＵＴをテストする際には、適宜信号切換部１
１５を切り換えて、外部制御信号発生部１１７Ａからの
テストパターン発生信号Ｓｒａまたは、内部制御信号発
生部１１７Ｂからのテストパターン発生信号Ｓｒｂによ
りメモリ１１３からテストパターンデータＴＰｂを読み
出している。
ＤＵＴからのストローブ信号ＳＢに基づいてテストパタ
ーン発生信号Ｓｒａを生成し、また内部制御信号発生部
１１７Ｂは、システムに同期したピリオドクロックＰＣ
とマスタクロックＭＣを取り込み、このマスタクロック
ＭＣに同期したテストパターン発生信号Ｓｒｂを生成し
ている。そして、信号切換部１１５が、制御信号発生部
１１７Ａ，１１７Ｂからのテストパターン発生信号Ｓｒ
ａ，Ｓｒｂの何れか一方を選択して、メモリ１１３にＳ
ｒとして与えている。このような回路テストシステム１
１１は、ＤＵＴをテストする際には、適宜信号切換部１
１５を切り換えて、外部制御信号発生部１１７Ａからの
テストパターン発生信号Ｓｒａまたは、内部制御信号発
生部１１７Ｂからのテストパターン発生信号Ｓｒｂによ
りメモリ１１３からテストパターンデータＴＰｂを読み
出している。
【０００５】一方、図７および図８は、ＤＵＴからのデ
ータを記憶できる従来の回路テストシステムを示すブロ
ック図である。図７はＤＵＴに同期してデータを記憶可
能とした回路テストシステムを、図８はＤＵＴには同期
しないでデータを記憶する回路テストシステムをそれぞ
れ例示している。
ータを記憶できる従来の回路テストシステムを示すブロ
ック図である。図７はＤＵＴに同期してデータを記憶可
能とした回路テストシステムを、図８はＤＵＴには同期
しないでデータを記憶する回路テストシステムをそれぞ
れ例示している。
【０００６】図７に示す回路テストシステム１２１で
は、データ書き込みのための制御信号（イネーブル信
号）Ｓｘの制御の下にデータＤＴがメモリ１２３に書き
込まれる。信号切換部１２５は、外部制御信号発生部１
２７Ａからの制御信号Ｓｘａ、あるいは内部制御信号発
生部１２７Ｂからの制御信号Ｓｘｂの何れか一方を選択
してメモリ１２３に出力する。ここで、制御信号発生部
１２７Ａは、ＤＵＴからのストローブ信号ＳＢに基づい
て制御信号Ｓｘａを生成し、内部制御信号発生部１２７
ＢはシステムのピリオドクロックＰＣに基づき制御信号
Ｓｘｂを生成している。そして、この回路テストシステ
ム１２１は、テストの際には信号切換部１２５を切り換
え、外部制御信号発生部１２７Ａからの制御信号Ｓｘａ
に基づき、あるいは内部制御信号発生部１２７Ｂからの
制御信号Ｓｘｂに基づき、メモリ１２３にデータＤＴを
書き込んでいる。メモリ１２３に格納されたデータＤＴ
は、必要に応じて読み出され、ＤＵＴの評価等が行われ
る。
は、データ書き込みのための制御信号（イネーブル信
号）Ｓｘの制御の下にデータＤＴがメモリ１２３に書き
込まれる。信号切換部１２５は、外部制御信号発生部１
２７Ａからの制御信号Ｓｘａ、あるいは内部制御信号発
生部１２７Ｂからの制御信号Ｓｘｂの何れか一方を選択
してメモリ１２３に出力する。ここで、制御信号発生部
１２７Ａは、ＤＵＴからのストローブ信号ＳＢに基づい
て制御信号Ｓｘａを生成し、内部制御信号発生部１２７
ＢはシステムのピリオドクロックＰＣに基づき制御信号
Ｓｘｂを生成している。そして、この回路テストシステ
ム１２１は、テストの際には信号切換部１２５を切り換
え、外部制御信号発生部１２７Ａからの制御信号Ｓｘａ
に基づき、あるいは内部制御信号発生部１２７Ｂからの
制御信号Ｓｘｂに基づき、メモリ１２３にデータＤＴを
書き込んでいる。メモリ１２３に格納されたデータＤＴ
は、必要に応じて読み出され、ＤＵＴの評価等が行われ
る。
【０００７】図８に示す回路テストシステム１３１は、
ＤＵＴに同期させる回路を有しておらず、データＤＴを
メモリ１３３に格納する際には、全て制御信号発生部１
３７からの制御信号Ｓｘを使用するように構成されてい
る。したがって、ＤＵＴからのデータＤＴをメモリ１３
３に書き込むときには、以下に述べるように書込みのレ
ートをＤＵＴのデータレートより充分早くしておく必要
がある。
ＤＵＴに同期させる回路を有しておらず、データＤＴを
メモリ１３３に格納する際には、全て制御信号発生部１
３７からの制御信号Ｓｘを使用するように構成されてい
る。したがって、ＤＵＴからのデータＤＴをメモリ１３
３に書き込むときには、以下に述べるように書込みのレ
ートをＤＵＴのデータレートより充分早くしておく必要
がある。
【０００８】いま、ＤＵＴからのデータＤＴ（図９
（ａ）参照）は、一定の時間間隔で変化する信号であ
り、これがメモリ１３３に与えられており、ＤＵＴから
のストローブ信号ＳＢ（図９（ｂ）参照）は、回路テス
トシステム１３１とは非同期で入力されているものとす
る。制御信号発生部１３７は、ＤＵＴからのデータＤＴ
のデータレートより充分速いピリオドクロックＰＣ（図
９（ｃ）参照、但し図８には示していない）が入力され
る都度、制御信号Ｓｘを発生する。これにより、メモリ
１３３には、ピリオドクロックＰＣの入力の都度データ
ＤＴが書き込まれる。したがって、メモリ１３３に書き
込まれるメモリデータＭＤの数は、図９（ｄ）に示すよ
うに、ＤＵＴからの一つのデータＤＴ（図９（ａ）参
照）に対して多数（同図では５個）となる。このメモリ
１３３に記憶動作を完了後、メモリ１３３からＤＵＴの
データＤＴを読み出す場合には、格納されたメモリデー
タをＣＰＵに取り込み、図９（ｅ）に示すように、記憶
したデータＭＤの変化点等からＤＵＴのデータＤＴを得
るようにしている。
（ａ）参照）は、一定の時間間隔で変化する信号であ
り、これがメモリ１３３に与えられており、ＤＵＴから
のストローブ信号ＳＢ（図９（ｂ）参照）は、回路テス
トシステム１３１とは非同期で入力されているものとす
る。制御信号発生部１３７は、ＤＵＴからのデータＤＴ
のデータレートより充分速いピリオドクロックＰＣ（図
９（ｃ）参照、但し図８には示していない）が入力され
る都度、制御信号Ｓｘを発生する。これにより、メモリ
１３３には、ピリオドクロックＰＣの入力の都度データ
ＤＴが書き込まれる。したがって、メモリ１３３に書き
込まれるメモリデータＭＤの数は、図９（ｄ）に示すよ
うに、ＤＵＴからの一つのデータＤＴ（図９（ａ）参
照）に対して多数（同図では５個）となる。このメモリ
１３３に記憶動作を完了後、メモリ１３３からＤＵＴの
データＤＴを読み出す場合には、格納されたメモリデー
タをＣＰＵに取り込み、図９（ｅ）に示すように、記憶
したデータＭＤの変化点等からＤＵＴのデータＤＴを得
るようにしている。
【０００９】
【発明が解決しようとする課題】図６の従来の回路テス
トシステム１１１の場合、外部同期用の制御信号発生部
１１７Ａが設置してあるために、ＤＵＴのタイミングに
同期したテストパターンデータＴＰを発生してテストが
できる利点があるものの、制御信号発生部１１７Ａとシ
ステム同期用の制御信号発生部１１７Ｂとの２系統が必
要となり、コスト、実装面積が増大するという欠点があ
る。
トシステム１１１の場合、外部同期用の制御信号発生部
１１７Ａが設置してあるために、ＤＵＴのタイミングに
同期したテストパターンデータＴＰを発生してテストが
できる利点があるものの、制御信号発生部１１７Ａとシ
ステム同期用の制御信号発生部１１７Ｂとの２系統が必
要となり、コスト、実装面積が増大するという欠点があ
る。
【００１０】また、外部同期用の制御信号発生部１１７
ＡからテストパターンデータＴＰを発生しているときに
は、システムはテストパターンの発生動作を把握できな
い。すなわち、テストシステムは、ＤＵＴが送出するタ
イミングでデータＴＰの出力を行っている場合には、デ
ータＴＰの出力状況（例えば、現在までの出力パターン
数）を把握することはできない。このため、外部同期で
動作している場合とシステム同期で動作している場合と
ではメモリ１１３の制御方法は異なったものとなる。
ＡからテストパターンデータＴＰを発生しているときに
は、システムはテストパターンの発生動作を把握できな
い。すなわち、テストシステムは、ＤＵＴが送出するタ
イミングでデータＴＰの出力を行っている場合には、デ
ータＴＰの出力状況（例えば、現在までの出力パターン
数）を把握することはできない。このため、外部同期で
動作している場合とシステム同期で動作している場合と
ではメモリ１１３の制御方法は異なったものとなる。
【００１１】すなわち、メモリ１１３からデータを出力
する場合、外部同期用の制御とシステム同期用の制御と
では制御方法が異なるため、２種類のソフトウェアが必
要となるといった問題がある。また、ソフトウェア体系
が複雑化し、その開発に長期間を要するという欠点もあ
る。さらに、この回路テストシステム１１１では、シス
テム同期時の機能を外部同期時の動作に使用することが
できないという欠点もある。
する場合、外部同期用の制御とシステム同期用の制御と
では制御方法が異なるため、２種類のソフトウェアが必
要となるといった問題がある。また、ソフトウェア体系
が複雑化し、その開発に長期間を要するという欠点もあ
る。さらに、この回路テストシステム１１１では、シス
テム同期時の機能を外部同期時の動作に使用することが
できないという欠点もある。
【００１２】一方、図７の回路テストシステム１２１の
場合、ＤＵＴからのデータをＤＵＴのクロックに同期し
たタイミングで取り込むことができる利点があるもの
の、図６のシステム１１１と同様、外部同期用の制御信
号発生部１２７Ａとシステム同期用の制御信号発生部１
２７Ｂの２系統が必要となり、コストや実装面積が増大
するという欠点がある。
場合、ＤＵＴからのデータをＤＵＴのクロックに同期し
たタイミングで取り込むことができる利点があるもの
の、図６のシステム１１１と同様、外部同期用の制御信
号発生部１２７Ａとシステム同期用の制御信号発生部１
２７Ｂの２系統が必要となり、コストや実装面積が増大
するという欠点がある。
【００１３】また、図８の回路システム１３１の場合、
ＤＵＴが送出するデータＤＴの転送速度以上の速度でメ
モリ１３３にデータを書き込む必要があるため、メモリ
１３３として高速のものを使用する必要がある。しかも
メモリ１３３をＤＵＴが出力しているデータ数以上の大
容量メモリとする必要があり、さらに上述した回路テス
トシステム１３１の場合、記憶させなければならないデ
ータ以外のタイミングでもデータを書き込むため、メモ
リ１３３内に無駄な領域が多くなるという欠点がある。
しかもメモリ１３３が膨大であるため、その実装面積が
大きくなってしまうという欠点がある。また、メモリ１
３３に記憶されたデータＭＤを再生するためには、複雑
なデータ処理が必要であり、かつその処理にも時間がか
かる欠点がある。
ＤＵＴが送出するデータＤＴの転送速度以上の速度でメ
モリ１３３にデータを書き込む必要があるため、メモリ
１３３として高速のものを使用する必要がある。しかも
メモリ１３３をＤＵＴが出力しているデータ数以上の大
容量メモリとする必要があり、さらに上述した回路テス
トシステム１３１の場合、記憶させなければならないデ
ータ以外のタイミングでもデータを書き込むため、メモ
リ１３３内に無駄な領域が多くなるという欠点がある。
しかもメモリ１３３が膨大であるため、その実装面積が
大きくなってしまうという欠点がある。また、メモリ１
３３に記憶されたデータＭＤを再生するためには、複雑
なデータ処理が必要であり、かつその処理にも時間がか
かる欠点がある。
【００１４】さらには、図７および図８の回路テストシ
ステム１２１，１３１は共に、外部同期の場合、すなわ
ち、ＤＵＴが送出するタイミングでデータ書込みを行う
場合、記録装置の動作状態を正確に把握することができ
ない。たとえば、図７のテストシステムの場合には、メ
モリ１２３の制御はシステムとは切り離されて行われる
ので、該システムはパターンデータの取り込みの状況
（例えば、現在までの取込みパターン数）を認識できな
い。また、図８のテストシステムの場合には、該システ
ムはＤＵＴとは非同期（ただし、ＤＵＴのデータレート
より十分速いクロック）でデータの取り込みを行ってい
るので、図７の場合と同様、システムはＤＵＴが出力す
るデータの取り込み状況を把握することはできない。こ
のため、ＤＵＴ同期とシステム同期で動作している場合
とでは制御方法は異なったものとなる。すなわち、メモ
リからデータ取り込む場合、外部同期用の制御とシステ
ム同期用の制御とでは制御方法が異なる。この場合に
は、もちろん２種類のソフトウェアが必要となるといっ
た問題があるし、ソフトウェア体系が複雑化し、その開
発に長期間を要するという欠点もある。
ステム１２１，１３１は共に、外部同期の場合、すなわ
ち、ＤＵＴが送出するタイミングでデータ書込みを行う
場合、記録装置の動作状態を正確に把握することができ
ない。たとえば、図７のテストシステムの場合には、メ
モリ１２３の制御はシステムとは切り離されて行われる
ので、該システムはパターンデータの取り込みの状況
（例えば、現在までの取込みパターン数）を認識できな
い。また、図８のテストシステムの場合には、該システ
ムはＤＵＴとは非同期（ただし、ＤＵＴのデータレート
より十分速いクロック）でデータの取り込みを行ってい
るので、図７の場合と同様、システムはＤＵＴが出力す
るデータの取り込み状況を把握することはできない。こ
のため、ＤＵＴ同期とシステム同期で動作している場合
とでは制御方法は異なったものとなる。すなわち、メモ
リからデータ取り込む場合、外部同期用の制御とシステ
ム同期用の制御とでは制御方法が異なる。この場合に
は、もちろん２種類のソフトウェアが必要となるといっ
た問題があるし、ソフトウェア体系が複雑化し、その開
発に長期間を要するという欠点もある。
【００１５】本発明は、上述した欠点を解消し、システ
ムに同期してＤＵＴに供給するテストパターン信号を発
生することができ、あるいはシステムに同期してＤＵＴ
からのデータを記憶できる回路テストシステムを提供す
ることを目的とする。
ムに同期してＤＵＴに供給するテストパターン信号を発
生することができ、あるいはシステムに同期してＤＵＴ
からのデータを記憶できる回路テストシステムを提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】図１は、データ読み出し
の際に使用される本発明の回路テストシステムの基本構
成を示すブロック図である。この図において回路テスト
システム１１は、システムに同期して外部装置（例え
ば、ＤＵＴ）に供給するテストパターン信号を発生する
ことができるものであり、次のように構成されている。
すなわち、回路テストシステム１１は、テストパターン
データが少なくとも記憶されたメモリ１３と、外部装置
からのストローブ信号ＳＢをマスタクロックＭＣに同期
するように変換して外部トリガＴＧａを生成し、この外
部トリガＴＧａまたは内部トリガ発生源により生成され
る内部トリガＴＧｂの何れか一方をトリガ信号ＴＧとし
て選択出力する一方、前記ストローブ信号ＳＢに同期し
た第１のデータ送出許可信号Ｓｔａを生成するトリガ信
号供給手段１５と、前記トリガ信号ＴＧに基づき、前記
マスタクロックＭＣに同期したデータ読み出しのための
制御信号Ｓｒを生成し、これを前記メモリ１３に出力す
る一方、前記マスタクロックＭＣに同期した第２のデー
タ送出許可信号Ｓｔｂを生成する制御信号発生手段１７
と、前記メモリ１３から読み出されたデータを一時記憶
し、この一時記憶されたデータを、前記ストローブ信号
ＳＢに同期した第１のデータ送出許可信号Ｓｔａまたは
前記マスタクロックＭＣに同期した第２のデータ送出許
可信号Ｓｔｂの何れかに基づき送出するデータ送出手段
１９とを備えてなることを特徴とする。
の際に使用される本発明の回路テストシステムの基本構
成を示すブロック図である。この図において回路テスト
システム１１は、システムに同期して外部装置（例え
ば、ＤＵＴ）に供給するテストパターン信号を発生する
ことができるものであり、次のように構成されている。
すなわち、回路テストシステム１１は、テストパターン
データが少なくとも記憶されたメモリ１３と、外部装置
からのストローブ信号ＳＢをマスタクロックＭＣに同期
するように変換して外部トリガＴＧａを生成し、この外
部トリガＴＧａまたは内部トリガ発生源により生成され
る内部トリガＴＧｂの何れか一方をトリガ信号ＴＧとし
て選択出力する一方、前記ストローブ信号ＳＢに同期し
た第１のデータ送出許可信号Ｓｔａを生成するトリガ信
号供給手段１５と、前記トリガ信号ＴＧに基づき、前記
マスタクロックＭＣに同期したデータ読み出しのための
制御信号Ｓｒを生成し、これを前記メモリ１３に出力す
る一方、前記マスタクロックＭＣに同期した第２のデー
タ送出許可信号Ｓｔｂを生成する制御信号発生手段１７
と、前記メモリ１３から読み出されたデータを一時記憶
し、この一時記憶されたデータを、前記ストローブ信号
ＳＢに同期した第１のデータ送出許可信号Ｓｔａまたは
前記マスタクロックＭＣに同期した第２のデータ送出許
可信号Ｓｔｂの何れかに基づき送出するデータ送出手段
１９とを備えてなることを特徴とする。
【００１７】図２は、データ書き込み際に使用される本
発明の回路テストシステムの基本構成を示すブロック図
である。同図において回路テストシステム２１は、シス
テムに同期して外部装置からのデータを記憶できるもの
であり、次のように構成されている。すなわち、回路テ
ストシステム２１は、テストパターンデータを少なくと
も記憶するメモリ２３と、外部装置からのストローブ信
号ＳＢをマスタクロックＭＣに同期するように変換して
外部トリガＴＧａを生成し、この外部トリガＴＧａまた
は内部トリガ発生源により生成される内部トリガＴＧｂ
の何れか一方をトリガ信号ＴＧとして選択出力する一
方、前記ストローブ信号ＳＢに同期した第１のデータ取
込み許可信号Ｓｌａを生成するトリガ信号供給手段２５
と、前記トリガ信号供給手段２５から選択出力された前
記トリガ信号ＴＧに基づき、前記マスタクロックＭＣに
同期したデータ書き込みのための制御信号Ｓｘを生成
し、これを前記メモリ２３に出力する一方、前記マスタ
クロックＭＣに同期した第２のデータ取込み許可信号Ｓ
ｌｂを生成する制御信号発生手段２７と、前記ストロー
ブ信号ＳＢに同期した第１のデータ取込み許可信号Ｓｌ
ａまたは前記マスタクロックＭＣに同期した第２のデー
タ取込み許可信号Ｓｌｂの何れかに基づき、前記メモリ
２３に書き込むべきデータを一時記憶し、この一時記憶
されたデータを前記メモリ２３に出力するデータ取込み
手段２９とを備えてなることを特徴とする。
発明の回路テストシステムの基本構成を示すブロック図
である。同図において回路テストシステム２１は、シス
テムに同期して外部装置からのデータを記憶できるもの
であり、次のように構成されている。すなわち、回路テ
ストシステム２１は、テストパターンデータを少なくと
も記憶するメモリ２３と、外部装置からのストローブ信
号ＳＢをマスタクロックＭＣに同期するように変換して
外部トリガＴＧａを生成し、この外部トリガＴＧａまた
は内部トリガ発生源により生成される内部トリガＴＧｂ
の何れか一方をトリガ信号ＴＧとして選択出力する一
方、前記ストローブ信号ＳＢに同期した第１のデータ取
込み許可信号Ｓｌａを生成するトリガ信号供給手段２５
と、前記トリガ信号供給手段２５から選択出力された前
記トリガ信号ＴＧに基づき、前記マスタクロックＭＣに
同期したデータ書き込みのための制御信号Ｓｘを生成
し、これを前記メモリ２３に出力する一方、前記マスタ
クロックＭＣに同期した第２のデータ取込み許可信号Ｓ
ｌｂを生成する制御信号発生手段２７と、前記ストロー
ブ信号ＳＢに同期した第１のデータ取込み許可信号Ｓｌ
ａまたは前記マスタクロックＭＣに同期した第２のデー
タ取込み許可信号Ｓｌｂの何れかに基づき、前記メモリ
２３に書き込むべきデータを一時記憶し、この一時記憶
されたデータを前記メモリ２３に出力するデータ取込み
手段２９とを備えてなることを特徴とする。
【００１８】
【作用】図１の回路テストシステム１１において、トリ
ガ信号供給手段１５には、ＤＵＴからのストローブ信号
ＳＢ、ピリオドクロックＰＣ（すなわち、内部トリガ発
生源により生成される内部トリガ）およびマスタクロッ
クＭＣが入力されている。トリガ信号供給手段１５で
は、ストローブ信号ＳＢをマスタクロックＭＣに同期す
るように変換することで、外部トリガＴＧａを生成す
る。そして、トリガ信号供給手段１５は、外部同期の場
合、すなわちメモリ１３のデータを外部装置（例えば、
ＤＵＴ）に出力する場合には、外部トリガＴＧａを選択
して出力する。一方、システム同期の場合、すなわちメ
モリ１３のデータをシステムに同期させて出力する場合
（例えば、メモリ１３内のデータをＣＰＵに取り込んで
何らかの処理を施すような場合）には、外部トリガＴＧ
ｂ（これは、同図のピリオドクロックＰＣに等しい）を
選択し、これをトリガ信号として制御信号発生手段１７
に出力する。
ガ信号供給手段１５には、ＤＵＴからのストローブ信号
ＳＢ、ピリオドクロックＰＣ（すなわち、内部トリガ発
生源により生成される内部トリガ）およびマスタクロッ
クＭＣが入力されている。トリガ信号供給手段１５で
は、ストローブ信号ＳＢをマスタクロックＭＣに同期す
るように変換することで、外部トリガＴＧａを生成す
る。そして、トリガ信号供給手段１５は、外部同期の場
合、すなわちメモリ１３のデータを外部装置（例えば、
ＤＵＴ）に出力する場合には、外部トリガＴＧａを選択
して出力する。一方、システム同期の場合、すなわちメ
モリ１３のデータをシステムに同期させて出力する場合
（例えば、メモリ１３内のデータをＣＰＵに取り込んで
何らかの処理を施すような場合）には、外部トリガＴＧ
ｂ（これは、同図のピリオドクロックＰＣに等しい）を
選択し、これをトリガ信号として制御信号発生手段１７
に出力する。
【００１９】制御信号発生手段１７は、上記トリガ信号
から、マスタクロックＭＣに同期したデータ読み出しの
ための制御信号（イネーブル信号）Ｓｒを生成し、これ
をメモリ１３に出力する。ここで、メモリ１３から読み
出されたデータ（例えば、テストパターンデータＴＰ）
は、データ送出手段１９を介して、第１のデータ送出許
可信号Ｓｔａまたは第２のデータ送出許可信号Ｓｔｂの
タイミングで出力される。許可信号Ｓｔａは、ＤＵＴに
同期しており、許可信号Ｓｔｂはシステムに同期してい
るので、データＴＰの送出先がＤＵＴである場合には、
該データＴＰはＤＵＴのタイミングに同期したデータ転
送が行われるし、データＴＰの送出先が例えばシステム
のＣＰＵである場合には、システムに同期したデータ転
送が行われる。
から、マスタクロックＭＣに同期したデータ読み出しの
ための制御信号（イネーブル信号）Ｓｒを生成し、これ
をメモリ１３に出力する。ここで、メモリ１３から読み
出されたデータ（例えば、テストパターンデータＴＰ）
は、データ送出手段１９を介して、第１のデータ送出許
可信号Ｓｔａまたは第２のデータ送出許可信号Ｓｔｂの
タイミングで出力される。許可信号Ｓｔａは、ＤＵＴに
同期しており、許可信号Ｓｔｂはシステムに同期してい
るので、データＴＰの送出先がＤＵＴである場合には、
該データＴＰはＤＵＴのタイミングに同期したデータ転
送が行われるし、データＴＰの送出先が例えばシステム
のＣＰＵである場合には、システムに同期したデータ転
送が行われる。
【００２０】一方、図２の回路テストシステム２１にお
いては、図１の場合と同様、トリガ信号供給手段２５に
より、ストローブ信号ＳＢをマスタクロックＭＣに同期
するように変換することで、外部トリガＴＧａを生成す
る。そして、トリガ信号供給手段１５は、外部同期の場
合、すなわち外部装置（例えば、ＤＵＴ）からメモリ２
３にデータを格納する場合には、外部トリガＴＧａを選
択して出力し、システム同期の場合、すなわちデータを
システムに同期させてメモリ２３に格納する場合（例え
ば、ＣＰＵからのデータをメモリ２３に格納するような
場合）には、外部トリガＴＧｂ（図１の場合と同様、ピ
リオドクロックＰＣに等しい）を選択し、これをトリガ
信号として制御信号発生手段２７に出力する。
いては、図１の場合と同様、トリガ信号供給手段２５に
より、ストローブ信号ＳＢをマスタクロックＭＣに同期
するように変換することで、外部トリガＴＧａを生成す
る。そして、トリガ信号供給手段１５は、外部同期の場
合、すなわち外部装置（例えば、ＤＵＴ）からメモリ２
３にデータを格納する場合には、外部トリガＴＧａを選
択して出力し、システム同期の場合、すなわちデータを
システムに同期させてメモリ２３に格納する場合（例え
ば、ＣＰＵからのデータをメモリ２３に格納するような
場合）には、外部トリガＴＧｂ（図１の場合と同様、ピ
リオドクロックＰＣに等しい）を選択し、これをトリガ
信号として制御信号発生手段２７に出力する。
【００２１】制御信号発生手段２７は、上記トリガ信号
から、マスタクロックＭＣに同期した制御信号（イネー
ブル信号）Ｓｘを生成し、これをメモリ２３に出力す
る。ここで、メモリ２３へ格納するべきデータＤＴは、
データ取込み手段２９を介して、第１のデータ取込み許
可信号Ｓｌａまたは第２のデータ取込み許可信号Ｓｌｂ
のタイミングでメモリに出力される。許可信号Ｓｌａ
は、ＤＵＴに同期しており、許可信号Ｓｌｂはシステム
に同期しているので、データＤＴがＤＵＴからのもので
ある場合には、該データＤＴはＤＵＴのタイミングで取
り込まれるし、データＤＴが例えばシステムのＣＰＵか
らのものである場合には、該データはシステムに同期し
て取り込まれる。
から、マスタクロックＭＣに同期した制御信号（イネー
ブル信号）Ｓｘを生成し、これをメモリ２３に出力す
る。ここで、メモリ２３へ格納するべきデータＤＴは、
データ取込み手段２９を介して、第１のデータ取込み許
可信号Ｓｌａまたは第２のデータ取込み許可信号Ｓｌｂ
のタイミングでメモリに出力される。許可信号Ｓｌａ
は、ＤＵＴに同期しており、許可信号Ｓｌｂはシステム
に同期しているので、データＤＴがＤＵＴからのもので
ある場合には、該データＤＴはＤＵＴのタイミングで取
り込まれるし、データＤＴが例えばシステムのＣＰＵか
らのものである場合には、該データはシステムに同期し
て取り込まれる。
【００２２】なお、図１に示すテストシステムと図２に
示すシステムにおける、各トリガ供給手段１５，２５、
制御信号発生手段１７，２７を共用することにより、外
部装置に同期して入出力が可能な回路テストシステム
（すなわち、図１と図２のシステムの機能を併せ持つテ
ストシステム）を構成することができる。
示すシステムにおける、各トリガ供給手段１５，２５、
制御信号発生手段１７，２７を共用することにより、外
部装置に同期して入出力が可能な回路テストシステム
（すなわち、図１と図２のシステムの機能を併せ持つテ
ストシステム）を構成することができる。
【００２３】
【実施例】図３は本発明の回路テストシステムの一実施
例を示すブロック図であり、図１に示した回路テストシ
ステムの具体的構成例である。図３に示す回路テストシ
ステム１１は、メモリ１３を有しており、このメモリ１
３にはテストパターンデータＴＰが格納されている。ま
た、この回路テストシステム１１は、マスタクロックＭ
Ｃと内部トリガＴＧｂ（ピリオドクロックＰＣ）とを生
成しており、かつ該システム１１には外部のＤＵＴから
ストローブ信号ＳＢが供給されている。これらのマスタ
クロックＭＣ、ピリオドクロックＰＣおよびＤＵＴから
のストローブ信号ＳＢは、トリガ信号供給手段１５に供
給されている。
例を示すブロック図であり、図１に示した回路テストシ
ステムの具体的構成例である。図３に示す回路テストシ
ステム１１は、メモリ１３を有しており、このメモリ１
３にはテストパターンデータＴＰが格納されている。ま
た、この回路テストシステム１１は、マスタクロックＭ
Ｃと内部トリガＴＧｂ（ピリオドクロックＰＣ）とを生
成しており、かつ該システム１１には外部のＤＵＴから
ストローブ信号ＳＢが供給されている。これらのマスタ
クロックＭＣ、ピリオドクロックＰＣおよびＤＵＴから
のストローブ信号ＳＢは、トリガ信号供給手段１５に供
給されている。
【００２４】このトリガ信号供給手段１５は、非同期ト
リガ信号発生部をなすＤ−ＦＦ１１と、非同期・同期変
換部をなすＤ−ＦＦ１３と、トリガ信号切換部をなすマ
ルチプレクサＭＵＸ１１とにより構成されている。Ｄ−
ＦＦ１１は、データ入力端子Ｄがプルアップされてお
り、かつＤＵＴからのストローブ信号ＳＢがＤ−ＦＦ１
１のクロック端子Ｃに入力されている。また、Ｄ−ＦＦ
１１からの出力信号は、Ｄ−ＦＦ１３のデータ入力端子
Ｄに入力されており、かつそのクロック入力端子Ｃにマ
スタクロックＭＣが入力されている。
リガ信号発生部をなすＤ−ＦＦ１１と、非同期・同期変
換部をなすＤ−ＦＦ１３と、トリガ信号切換部をなすマ
ルチプレクサＭＵＸ１１とにより構成されている。Ｄ−
ＦＦ１１は、データ入力端子Ｄがプルアップされてお
り、かつＤＵＴからのストローブ信号ＳＢがＤ−ＦＦ１
１のクロック端子Ｃに入力されている。また、Ｄ−ＦＦ
１１からの出力信号は、Ｄ−ＦＦ１３のデータ入力端子
Ｄに入力されており、かつそのクロック入力端子Ｃにマ
スタクロックＭＣが入力されている。
【００２５】Ｄ−ＦＦ１３の出力端子からは、マスタク
ロックＭＣに同期した外部トリガＴＧａが出力される。
この外部トリガＴＧａおよび内部トリガＴＧｂ（ピリオ
ドクロックＰＣ）は、マルチプレクサＭＵＸ１１に入力
されている。マルチプレクサＭＵＸ１１は、外部トリガ
ＴＧａまたは内部トリガＴＧｂの内の一つを選択してト
リガＴＧとして制御信号発生手段１７に供給する。な
お、システム同期時にはＢ側（ＴＧｂ）が選択され、外
部同期信号動作時、すなわちＤＵＴのストローブ信号に
同期した動作を行うときはにはＡ側（ＴＧａ）が選択さ
れる。御信号発生手段１７は、入力されたトリガＴＧに
基づきマスタクロックＭＣに同期した制御信号Ｓｒを生
成するとともに、第２のデータ送出許可信号Ｓｔｂ、禁
止信号Ｓｎを生成する。
ロックＭＣに同期した外部トリガＴＧａが出力される。
この外部トリガＴＧａおよび内部トリガＴＧｂ（ピリオ
ドクロックＰＣ）は、マルチプレクサＭＵＸ１１に入力
されている。マルチプレクサＭＵＸ１１は、外部トリガ
ＴＧａまたは内部トリガＴＧｂの内の一つを選択してト
リガＴＧとして制御信号発生手段１７に供給する。な
お、システム同期時にはＢ側（ＴＧｂ）が選択され、外
部同期信号動作時、すなわちＤＵＴのストローブ信号に
同期した動作を行うときはにはＡ側（ＴＧａ）が選択さ
れる。御信号発生手段１７は、入力されたトリガＴＧに
基づきマスタクロックＭＣに同期した制御信号Ｓｒを生
成するとともに、第２のデータ送出許可信号Ｓｔｂ、禁
止信号Ｓｎを生成する。
【００２６】制御信号発生手段１７からの制御信号Ｓｒ
によりメモリ１３から読み出されたテストパターンデー
タＴＰは、データ送出手段１９に一時記憶されて出力さ
れる。このデータ送出手段１９は、パターン送出タイミ
ング切換部をなすマルチプレクサＭＵＸ１２と、パター
ン送出部をなすＤ−ＦＦ１２とにより構成されている。
マルチプレクサＭＵＸ１２には、Ｄ−ＦＦ１１から出力
された第１のデータ送出許可信号Ｓｔａと、制御信号発
生手段１７から出力された第２のデータ送出許可信号Ｓ
ｔｂとが入力されている。データ送出許可信号Ｓｔａは
前記ＤＵＴからのストローブ信号ＳＢに基づくものであ
り、データ送出許可信号Ｓｔｂは内部トリガＴＧｂに基
づくものである。
によりメモリ１３から読み出されたテストパターンデー
タＴＰは、データ送出手段１９に一時記憶されて出力さ
れる。このデータ送出手段１９は、パターン送出タイミ
ング切換部をなすマルチプレクサＭＵＸ１２と、パター
ン送出部をなすＤ−ＦＦ１２とにより構成されている。
マルチプレクサＭＵＸ１２には、Ｄ−ＦＦ１１から出力
された第１のデータ送出許可信号Ｓｔａと、制御信号発
生手段１７から出力された第２のデータ送出許可信号Ｓ
ｔｂとが入力されている。データ送出許可信号Ｓｔａは
前記ＤＵＴからのストローブ信号ＳＢに基づくものであ
り、データ送出許可信号Ｓｔｂは内部トリガＴＧｂに基
づくものである。
【００２７】マルチプレクサＭＵＸ１２は、データ送出
許可信号ＳｔａまたはＳｔｂのいずれか一方を選択して
Ｄ−ＦＦ１２のクロック入力端子Ｃにデータ送出許可信
号Ｓｔを供給する。なお、システム同期時にはＢ側（Ｓ
ｔｂ）が選択され、外部同期信号動作時、すなわちＤＵ
Ｔのストローブ信号に同期した動作を行うときはにはＡ
側（Ｓｔａ）が選択される。また、メモリ１３から読み
出されたテストパターンデータＴＰはパターン送出部Ｄ
−ＦＦ１２のデータ入力端子Ｄに入力されている。パタ
ーン送出部Ｄ−ＦＦ１２は、データ送出許可信号Ｓｔに
基づきテストパターンデータＴＰをＤＵＴに送出でき
る。
許可信号ＳｔａまたはＳｔｂのいずれか一方を選択して
Ｄ−ＦＦ１２のクロック入力端子Ｃにデータ送出許可信
号Ｓｔを供給する。なお、システム同期時にはＢ側（Ｓ
ｔｂ）が選択され、外部同期信号動作時、すなわちＤＵ
Ｔのストローブ信号に同期した動作を行うときはにはＡ
側（Ｓｔａ）が選択される。また、メモリ１３から読み
出されたテストパターンデータＴＰはパターン送出部Ｄ
−ＦＦ１２のデータ入力端子Ｄに入力されている。パタ
ーン送出部Ｄ−ＦＦ１２は、データ送出許可信号Ｓｔに
基づきテストパターンデータＴＰをＤＵＴに送出でき
る。
【００２８】以下、上記回路の作用を説明する。なお、
ここでは、メモリ１３には、発生するべきテストパター
ンデータＴＰが予め記憶されているものとする。 ＜システム同期動作＞システム同期動作時には、上述し
たように、マルチプレクサＭＵＸ１１およびＭＵＸ１２
がＢ側にそれぞれ選択接続されている。したがって、制
御信号発生手段１７には、ＭＵＸ１１を介してピリオド
クロックＰＣが内部トリガＴＧｂとして入力され、また
データ送出手段１９のパターン送出部Ｄ−ＦＦ１２のク
ロック端子Ｃには、ＭＵＸ１２を介して制御信号発生手
段１７からの第２のデータ送出許可信号Ｓｔｂが入力さ
れる。
ここでは、メモリ１３には、発生するべきテストパター
ンデータＴＰが予め記憶されているものとする。 ＜システム同期動作＞システム同期動作時には、上述し
たように、マルチプレクサＭＵＸ１１およびＭＵＸ１２
がＢ側にそれぞれ選択接続されている。したがって、制
御信号発生手段１７には、ＭＵＸ１１を介してピリオド
クロックＰＣが内部トリガＴＧｂとして入力され、また
データ送出手段１９のパターン送出部Ｄ−ＦＦ１２のク
ロック端子Ｃには、ＭＵＸ１２を介して制御信号発生手
段１７からの第２のデータ送出許可信号Ｓｔｂが入力さ
れる。
【００２９】ここで、トリガＴＧｂ（すなわちピリオド
クロックＰＣ）が制御信号発生手段１７に入力される
と、制御信号発生手段１７は、マスタクロックＭＣに同
期して、データ読み出しのための制御信号Ｓｒを生成す
るとともに第２のデータ送出許可信号Ｓｔｂをも生成す
る。制御信号Ｓｒがメモリ１３に与えられると、メモリ
１３から制御信号Ｓｒに同期したテストパターンデータ
ＴＰがパターン送出部Ｄ−ＦＦ１２に与えられる。そし
て、制御信号発生手段１７からの第２のデータ送出許可
信号Ｓｔｂがパターン送出部Ｄ−ＦＦ１２のクロック入
力端子Ｃに与えられると、パターン送出部Ｄ−ＦＦ１２
の出力端子からデータ送出許可信号Ｓｔｂのタイミング
でテストパターン信号がＤＵＴに送出される。
クロックＰＣ）が制御信号発生手段１７に入力される
と、制御信号発生手段１７は、マスタクロックＭＣに同
期して、データ読み出しのための制御信号Ｓｒを生成す
るとともに第２のデータ送出許可信号Ｓｔｂをも生成す
る。制御信号Ｓｒがメモリ１３に与えられると、メモリ
１３から制御信号Ｓｒに同期したテストパターンデータ
ＴＰがパターン送出部Ｄ−ＦＦ１２に与えられる。そし
て、制御信号発生手段１７からの第２のデータ送出許可
信号Ｓｔｂがパターン送出部Ｄ−ＦＦ１２のクロック入
力端子Ｃに与えられると、パターン送出部Ｄ−ＦＦ１２
の出力端子からデータ送出許可信号Ｓｔｂのタイミング
でテストパターン信号がＤＵＴに送出される。
【００３０】＜外部同期信号動作＞外部同期信号動作時
には、上述したように、ＭＵＸ１１およびＭＵＸ１２が
Ａ側にそれぞれ選択接続されている。したがって、制御
信号発生手段１７には、ＭＵＸ１１を介して外部トリガ
ＴＧａが入力され、またデータ送出手段１９のＤ−ＦＦ
１２のクロック端子Ｃには、ＭＵＸ１２を介して非同期
トリガ信号発生部Ｄ−ＦＦ１１からの第１のデータ送出
許可信号Ｓｔａが入力される。すなわち、ＤＵＴからス
トローブ信号ＳＢが出力されると、これがＤ−ＦＦ１１
のクロック入力端子Ｃに与えられる。すると、Ｄ−ＦＦ
１１は反転するので、その出力端子からデータ送出許可
信号Ｓｔａが出力される。この許可信号Ｓｔａは、トリ
ガ信号供給手段１５の非同期・同期変換部Ｄ−ＦＦ１３
のデータ入力端子Ｄに与えられるとともに、ＭＵＸ１２
を介してパターン送出部Ｄ−ＦＦ１２のクロック端子Ｃ
に入力される。
には、上述したように、ＭＵＸ１１およびＭＵＸ１２が
Ａ側にそれぞれ選択接続されている。したがって、制御
信号発生手段１７には、ＭＵＸ１１を介して外部トリガ
ＴＧａが入力され、またデータ送出手段１９のＤ−ＦＦ
１２のクロック端子Ｃには、ＭＵＸ１２を介して非同期
トリガ信号発生部Ｄ−ＦＦ１１からの第１のデータ送出
許可信号Ｓｔａが入力される。すなわち、ＤＵＴからス
トローブ信号ＳＢが出力されると、これがＤ−ＦＦ１１
のクロック入力端子Ｃに与えられる。すると、Ｄ−ＦＦ
１１は反転するので、その出力端子からデータ送出許可
信号Ｓｔａが出力される。この許可信号Ｓｔａは、トリ
ガ信号供給手段１５の非同期・同期変換部Ｄ−ＦＦ１３
のデータ入力端子Ｄに与えられるとともに、ＭＵＸ１２
を介してパターン送出部Ｄ−ＦＦ１２のクロック端子Ｃ
に入力される。
【００３１】また、Ｄ−ＦＦ１３に入力された信号は、
Ｄ−ＦＦ１３において、マスタクロックＭＣと同期した
タイミングに変換された外部トリガＴＧａを生成する。
このＴＧａは、ＭＵＸ１１を介して制御信号発生手段１
７に供給される。制御信号発生手段１７は、上記システ
ム同期と同様に動作し、データ読み出しのための制御信
号Ｓｒを生成してメモリ１３に与える。この制御信号Ｓ
ｒの制御の下にメモリ１３からテストパターン信号が出
力される。このテストパターン信号は、パターン送出部
Ｄ−ＦＦ１２に入力される。そして、パターン送出部Ｄ
−ＦＦ１２からは、Ｄ−ＦＦ１１からのデータ送出許可
信号Ｓｔａに応じて出力される。また、テストパターン
データＴＰがメモリ１３からテストパターン信号として
パターン送出部Ｄ−ＦＦ１２に出力されるまで、次のス
トローブ信号ＳＢの入力を禁止するため、制御信号発生
手段１７から非同期トリガ信号発生部Ｄ−ＦＦ１１のリ
セット端子Ｒに禁止信号Ｓｎを与えてＤ−ＦＦ１１のデ
ータ入力を禁止する。
Ｄ−ＦＦ１３において、マスタクロックＭＣと同期した
タイミングに変換された外部トリガＴＧａを生成する。
このＴＧａは、ＭＵＸ１１を介して制御信号発生手段１
７に供給される。制御信号発生手段１７は、上記システ
ム同期と同様に動作し、データ読み出しのための制御信
号Ｓｒを生成してメモリ１３に与える。この制御信号Ｓ
ｒの制御の下にメモリ１３からテストパターン信号が出
力される。このテストパターン信号は、パターン送出部
Ｄ−ＦＦ１２に入力される。そして、パターン送出部Ｄ
−ＦＦ１２からは、Ｄ−ＦＦ１１からのデータ送出許可
信号Ｓｔａに応じて出力される。また、テストパターン
データＴＰがメモリ１３からテストパターン信号として
パターン送出部Ｄ−ＦＦ１２に出力されるまで、次のス
トローブ信号ＳＢの入力を禁止するため、制御信号発生
手段１７から非同期トリガ信号発生部Ｄ−ＦＦ１１のリ
セット端子Ｒに禁止信号Ｓｎを与えてＤ−ＦＦ１１のデ
ータ入力を禁止する。
【００３２】なお、ＤＵＴからストローブ信号ＳＢが出
力されてから、ＤＵＴがテストパターン信号を受けるま
での時間は、Ｄ−ＦＦ１１→Ｄ−ＦＦ１３→制御信号発
生手段１７→メモリ１３→Ｄ−ＦＦ１２→ＤＵＴなる経
路を通過して信号が送られてくること、およびＤＵＴと
回路テストシステムとの物理的な距離に影響されること
から、通常必要な応答時間よりかなり長い時間を要する
場合もある。このような場合には、ストローブ信号ＳＢ
に対してメモリ１３からの出力されるテストパターン信
号を１アドレス分だけ先送りしておくことができる。
力されてから、ＤＵＴがテストパターン信号を受けるま
での時間は、Ｄ−ＦＦ１１→Ｄ−ＦＦ１３→制御信号発
生手段１７→メモリ１３→Ｄ−ＦＦ１２→ＤＵＴなる経
路を通過して信号が送られてくること、およびＤＵＴと
回路テストシステムとの物理的な距離に影響されること
から、通常必要な応答時間よりかなり長い時間を要する
場合もある。このような場合には、ストローブ信号ＳＢ
に対してメモリ１３からの出力されるテストパターン信
号を１アドレス分だけ先送りしておくことができる。
【００３３】すなわち、 （１）予め最初に送出するテストパターンデータＴＰを
メモリ１３からデータ送出手段１９のＤ−ＦＦ１２に出
力しておく。 （２）最初のストローブ信号ＳＢでＤ−ＦＦ１２は、予
め記憶しておいたテストパターン信号をＤＵＴに出力す
る。 （３）同時に、制御信号発生手段１７は、制御信号Ｓｒ
を発生してメモリ１３に出力し、次のテストパターン信
号ＴＰがメモリ１３から読み出される。 （４）以下、これを繰り返す。
メモリ１３からデータ送出手段１９のＤ−ＦＦ１２に出
力しておく。 （２）最初のストローブ信号ＳＢでＤ−ＦＦ１２は、予
め記憶しておいたテストパターン信号をＤＵＴに出力す
る。 （３）同時に、制御信号発生手段１７は、制御信号Ｓｒ
を発生してメモリ１３に出力し、次のテストパターン信
号ＴＰがメモリ１３から読み出される。 （４）以下、これを繰り返す。
【００３４】図３に示す回路テストシステム１１では、
制御信号発生手段１７をシステム同期、外部同期時で共
用できるようになり、コスト、実装面積が低減できるこ
とになる。また、システム同期の構成を失うことなく、
非同期信号でのテストパターン信号の発生が可能にな
る。そのため、制御ソフトウェアが共通化でき、ソフト
ウェア開発時間の短縮化が可能になる。また、外部同期
動作時もシステム同期時と同じ機能を使用できることに
なる。
制御信号発生手段１７をシステム同期、外部同期時で共
用できるようになり、コスト、実装面積が低減できるこ
とになる。また、システム同期の構成を失うことなく、
非同期信号でのテストパターン信号の発生が可能にな
る。そのため、制御ソフトウェアが共通化でき、ソフト
ウェア開発時間の短縮化が可能になる。また、外部同期
動作時もシステム同期時と同じ機能を使用できることに
なる。
【００３５】図４は本発明の回路テストシステムの実施
例を示すブロック図であり、図２に示した回路テストシ
ステムの具体的構成例である。図４に示す回路テストシ
ステム２１は、データ書き込みのための制御信号Ｓｘの
制御の下にメモリ２３にデータＤＴを記憶できる。ま
た、回路テストシステム２１は、システム内部からマス
タクロックＭＣと内部トリガＴＧｂのピリオドクロック
ＰＣとを生成してており、かつ外部のＤＵＴからストロ
ーブ信号ＳＢが供給されている。前記マスタクロックＭ
Ｃ、ピリオドクロックＰＣおよびＤＵＴからのストロー
ブ信号ＳＢは、トリガ信号供給手段２５に供給されてい
る。
例を示すブロック図であり、図２に示した回路テストシ
ステムの具体的構成例である。図４に示す回路テストシ
ステム２１は、データ書き込みのための制御信号Ｓｘの
制御の下にメモリ２３にデータＤＴを記憶できる。ま
た、回路テストシステム２１は、システム内部からマス
タクロックＭＣと内部トリガＴＧｂのピリオドクロック
ＰＣとを生成してており、かつ外部のＤＵＴからストロ
ーブ信号ＳＢが供給されている。前記マスタクロックＭ
Ｃ、ピリオドクロックＰＣおよびＤＵＴからのストロー
ブ信号ＳＢは、トリガ信号供給手段２５に供給されてい
る。
【００３６】このトリガ信号供給手段２５は、非同期ト
リガ信号発生部をなすＤ−ＦＦ２１と、非同期・同期変
換部をなすＤ−ＦＦ２３と、トリガ信号切換部をなすマ
ルチプレクサＭＵＸ２１とにより構成されている。Ｄ−
ＦＦ２１は、データ入力端子Ｄをプルアップされてお
り、かつＤＵＴからの同期信号（ストローブ信号ＳＢ）
がクロック端子Ｃに入力されている。Ｄ−ＦＦ２１から
の出力信号は、Ｄ−ＦＦ２３のデータ入力端子Ｄに入力
されており、Ｄ−ＦＦ２３のクロック入力端子Ｃにはマ
スタクロックＭＣが入力されている。
リガ信号発生部をなすＤ−ＦＦ２１と、非同期・同期変
換部をなすＤ−ＦＦ２３と、トリガ信号切換部をなすマ
ルチプレクサＭＵＸ２１とにより構成されている。Ｄ−
ＦＦ２１は、データ入力端子Ｄをプルアップされてお
り、かつＤＵＴからの同期信号（ストローブ信号ＳＢ）
がクロック端子Ｃに入力されている。Ｄ−ＦＦ２１から
の出力信号は、Ｄ−ＦＦ２３のデータ入力端子Ｄに入力
されており、Ｄ−ＦＦ２３のクロック入力端子Ｃにはマ
スタクロックＭＣが入力されている。
【００３７】Ｄ−ＦＦ２３の出力端子からは、マスタク
ロックＭＣに同期した外部トリガＴＧａが出力される。
この外部トリガＴＧａおよびシステムからの内部トリガ
ＴＧｂ（ピリオドクロックＰＣ）は、マルチプレクサＭ
ＵＸ２１に入力されている。このＭＵＸ２１は、外部ト
リガＴＧａまたは内部トリガＴＧｂの何れか一方を選択
してトリガＴＧとして制御信号発生手段２７に供給す
る。なお、システム同期時にはＢ側（ＴＧｂ）が選択さ
れ、外部同期信号動作時、すなわちＤＵＴのストローブ
信号に同期した動作を行うときはにはＡ側（ＴＧａ）が
選択される。制御信号発生手段２７は、入力されたトリ
ガＴＧに基づきマスタクロックＭＣに同期して制御信号
Ｓｘを生成するとともに、第２のデータ取込み許可信号
Ｓｌｂ、禁止信号Ｓｎを生成するようになっている。
ロックＭＣに同期した外部トリガＴＧａが出力される。
この外部トリガＴＧａおよびシステムからの内部トリガ
ＴＧｂ（ピリオドクロックＰＣ）は、マルチプレクサＭ
ＵＸ２１に入力されている。このＭＵＸ２１は、外部ト
リガＴＧａまたは内部トリガＴＧｂの何れか一方を選択
してトリガＴＧとして制御信号発生手段２７に供給す
る。なお、システム同期時にはＢ側（ＴＧｂ）が選択さ
れ、外部同期信号動作時、すなわちＤＵＴのストローブ
信号に同期した動作を行うときはにはＡ側（ＴＧａ）が
選択される。制御信号発生手段２７は、入力されたトリ
ガＴＧに基づきマスタクロックＭＣに同期して制御信号
Ｓｘを生成するとともに、第２のデータ取込み許可信号
Ｓｌｂ、禁止信号Ｓｎを生成するようになっている。
【００３８】トリガ信号供給手段２５からの第１のデー
タ取込み許可信号Ｓｌａ、あるいは制御信号発生手段２
７からの第２のデータ取込み許可信号Ｓｌｂがデータ取
込み手段２９に入力されると、データ取込み手段２９は
ＤＵＴからのデータＤＴを一時記憶する。このデータ取
込み手段２９は、データラッチをなすＤ−ＦＦ２２と、
データラッチ信号切り替え部をなすマルチプレクサＭＵ
Ｘ２２とにより構成されている。ＭＵＸ２２のＡ端子に
はＤ−ＦＦ２１から出力されたデータ取込み許可信号Ｓ
ｌａ（外部ラッチ指令）が、そのＢ端子には制御信号発
生手段２７から出力されたデータ取込み許可信号Ｓｌｂ
（内部ラッチ指令）がそれぞれ入力されている。なお、
システム同期時にはＢ側（Ｓｌｂ）が選択され、外部同
期信号動作時、すなわちＤＵＴのストローブ信号に同期
した動作を行うときはにはＡ側（Ｓｌａ）が選択され
る。ＭＵＸ２２は、Ｄ−ＦＦ２１からのデータ取込み許
可信号Ｓｌａ、または制御信号発生手段１７からのデー
タ取込み許可信号Ｓｌｂのいずれか一方を選択してＤ−
ＦＦ２２のクロック入力端子Ｃに出力する。Ｄ−ＦＦ２
２に記憶されたＤＵＴからのデータＤＴは、データ取込
み許可信号ＳｌａまたはＳｌｂのタイミングでメモリ２
３に与えられる。
タ取込み許可信号Ｓｌａ、あるいは制御信号発生手段２
７からの第２のデータ取込み許可信号Ｓｌｂがデータ取
込み手段２９に入力されると、データ取込み手段２９は
ＤＵＴからのデータＤＴを一時記憶する。このデータ取
込み手段２９は、データラッチをなすＤ−ＦＦ２２と、
データラッチ信号切り替え部をなすマルチプレクサＭＵ
Ｘ２２とにより構成されている。ＭＵＸ２２のＡ端子に
はＤ−ＦＦ２１から出力されたデータ取込み許可信号Ｓ
ｌａ（外部ラッチ指令）が、そのＢ端子には制御信号発
生手段２７から出力されたデータ取込み許可信号Ｓｌｂ
（内部ラッチ指令）がそれぞれ入力されている。なお、
システム同期時にはＢ側（Ｓｌｂ）が選択され、外部同
期信号動作時、すなわちＤＵＴのストローブ信号に同期
した動作を行うときはにはＡ側（Ｓｌａ）が選択され
る。ＭＵＸ２２は、Ｄ−ＦＦ２１からのデータ取込み許
可信号Ｓｌａ、または制御信号発生手段１７からのデー
タ取込み許可信号Ｓｌｂのいずれか一方を選択してＤ−
ＦＦ２２のクロック入力端子Ｃに出力する。Ｄ−ＦＦ２
２に記憶されたＤＵＴからのデータＤＴは、データ取込
み許可信号ＳｌａまたはＳｌｂのタイミングでメモリ２
３に与えられる。
【００３９】以下、上記回路の作用を説明する。 ＜システム同期動作＞システム同期動作時には、上述し
たように、マルチプレクサＭＵＸ２１およびＭＵＸ２２
がそれぞれＢ側に選択接続されている。したがって、制
御信号発生手段２７には、ＭＵＸ２１を介してピリオド
クロックＰＣが内部トリガＴＧｂとして入力されること
になる。またＤ−ＦＦ２２のクロック端子Ｃには、ＭＵ
Ｘ２２を介して制御信号発生手段２７からのデータ取込
み許可信号Ｓｌｂが入力されることになる。ここで、ピ
リオドクロックＰＣが制御信号発生手段２７に入力され
ると、制御信号発生手段２７は、マスタクロックＭＣに
同期して、データ書込みのための制御信号Ｓｘを生成す
るとともに、所定タイミングでデータ取込み許可信号Ｓ
ｌｂも生成する。この許可信号ＳｌｂがＭＵＸ２２を介
してデータラッチＤ−ＦＦ２２のクロック端子Ｃに供給
されると、ＤＵＴからのデータＤＴがＤ−ＦＦ２２にラ
ッチされる。Ｄ−ＦＦ２２でラッチされたデータＤＴ
は、制御信号Ｓｘに基づきメモリ２３に書き込まれる。
たように、マルチプレクサＭＵＸ２１およびＭＵＸ２２
がそれぞれＢ側に選択接続されている。したがって、制
御信号発生手段２７には、ＭＵＸ２１を介してピリオド
クロックＰＣが内部トリガＴＧｂとして入力されること
になる。またＤ−ＦＦ２２のクロック端子Ｃには、ＭＵ
Ｘ２２を介して制御信号発生手段２７からのデータ取込
み許可信号Ｓｌｂが入力されることになる。ここで、ピ
リオドクロックＰＣが制御信号発生手段２７に入力され
ると、制御信号発生手段２７は、マスタクロックＭＣに
同期して、データ書込みのための制御信号Ｓｘを生成す
るとともに、所定タイミングでデータ取込み許可信号Ｓ
ｌｂも生成する。この許可信号ＳｌｂがＭＵＸ２２を介
してデータラッチＤ−ＦＦ２２のクロック端子Ｃに供給
されると、ＤＵＴからのデータＤＴがＤ−ＦＦ２２にラ
ッチされる。Ｄ−ＦＦ２２でラッチされたデータＤＴ
は、制御信号Ｓｘに基づきメモリ２３に書き込まれる。
【００４０】＜外部同期信号動作＞ＤＵＴからのストロ
ーブ信号ＳＢに基づくメモリ２３からのデータ読み出し
動作を図５を参照しながら説明する。外部同期信号動作
時には、上述したように、マルチプレクサＭＵＸ２１お
よびＭＵＸ２２がＡ側にそれぞれ選択接続されている。
したがって、制御信号発生手段２７には、ＭＵＸ２１を
介して外部トリガＴＧａが入力されることになり、また
データ取込み手段２９のＤ−ＦＦ２２のクロック端子Ｃ
には、ＭＵＸ２２を介してデータ取込み許可信号Ｓｌａ
が入力されることになる。
ーブ信号ＳＢに基づくメモリ２３からのデータ読み出し
動作を図５を参照しながら説明する。外部同期信号動作
時には、上述したように、マルチプレクサＭＵＸ２１お
よびＭＵＸ２２がＡ側にそれぞれ選択接続されている。
したがって、制御信号発生手段２７には、ＭＵＸ２１を
介して外部トリガＴＧａが入力されることになり、また
データ取込み手段２９のＤ−ＦＦ２２のクロック端子Ｃ
には、ＭＵＸ２２を介してデータ取込み許可信号Ｓｌａ
が入力されることになる。
【００４１】ＤＵＴからのデータＤＴ（図５（ａ）参
照）はＤ−ＦＦ２２に、ストローブ信号ＳＢ（図５
（ｂ）参照）はＤ−ＦＦ２１にそれぞれ入力される。Ｓ
Ｂの入力により、Ｄ−ＦＦ２１は反転するので、その出
力端子からデータ取込み許可信号Ｓｌａが出力される。
このデータ取込み許可信号Ｓｌａは、Ｄ−ＦＦ２３のデ
ータ入力端子Ｄに与えられるとともに、ＭＵＸ２２を介
してＤ−ＦＦ２２のクロック端子Ｃに与えられる（図５
（ｂ）〜（ｄ）のα１〜α３参照）。これにより、Ｄ−
ＦＦ２２は、ＤＵＴからのデータＤＴをラッチする（図
５（ｄ）参照）。
照）はＤ−ＦＦ２２に、ストローブ信号ＳＢ（図５
（ｂ）参照）はＤ−ＦＦ２１にそれぞれ入力される。Ｓ
Ｂの入力により、Ｄ−ＦＦ２１は反転するので、その出
力端子からデータ取込み許可信号Ｓｌａが出力される。
このデータ取込み許可信号Ｓｌａは、Ｄ−ＦＦ２３のデ
ータ入力端子Ｄに与えられるとともに、ＭＵＸ２２を介
してＤ−ＦＦ２２のクロック端子Ｃに与えられる（図５
（ｂ）〜（ｄ）のα１〜α３参照）。これにより、Ｄ−
ＦＦ２２は、ＤＵＴからのデータＤＴをラッチする（図
５（ｄ）参照）。
【００４２】一方、このデータ取込み許可信号Ｓｌａ
は、Ｄ−ＦＦ２３においてマスタクロックＭＣ（図５
（ｅ）参照）に同期したタイミングに変換され（図５
（ｆ）のα４参照）、外部トリガＴＧａとされる。この
外部トリガＴＧａは、ＭＵＸ２１を介して制御信号発生
手段２７に供給される（図５（ｇ）のα５参照）。制御
信号発生手段２７は、上記システム同期の場合と同様に
動作し、データ書き込みのための制御信号Ｓｘを形成し
（図５（ｈ））、この制御信号Ｓｘをメモリ２３に与え
る。そして、この制御信号Ｓｘの制御の下にメモリ２３
にはＤ−ＦＦ２２のデータＤＴが記憶され（図５
（ｉ））、このメモリ２３に記憶されたデータは、その
ままで再生できる（図５（ｊ）参照）。また、データＤ
Ｔの記憶がメモリ２３に行なわれるまで、制御信号発生
手段２７からＤ−ＦＦ２１のリセット端子Ｒに禁止信号
信号Ｓｎを与えて非同期トリガ信号発生部Ｄ−ＦＦ２１
がストローブ信号ＳＢを受け付けることを禁止してい
る。
は、Ｄ−ＦＦ２３においてマスタクロックＭＣ（図５
（ｅ）参照）に同期したタイミングに変換され（図５
（ｆ）のα４参照）、外部トリガＴＧａとされる。この
外部トリガＴＧａは、ＭＵＸ２１を介して制御信号発生
手段２７に供給される（図５（ｇ）のα５参照）。制御
信号発生手段２７は、上記システム同期の場合と同様に
動作し、データ書き込みのための制御信号Ｓｘを形成し
（図５（ｈ））、この制御信号Ｓｘをメモリ２３に与え
る。そして、この制御信号Ｓｘの制御の下にメモリ２３
にはＤ−ＦＦ２２のデータＤＴが記憶され（図５
（ｉ））、このメモリ２３に記憶されたデータは、その
ままで再生できる（図５（ｊ）参照）。また、データＤ
Ｔの記憶がメモリ２３に行なわれるまで、制御信号発生
手段２７からＤ−ＦＦ２１のリセット端子Ｒに禁止信号
信号Ｓｎを与えて非同期トリガ信号発生部Ｄ−ＦＦ２１
がストローブ信号ＳＢを受け付けることを禁止してい
る。
【００４３】このように上記回路テストシステム１１，
２１は、ＤＵＴからのストローブ信号ＳＢをシステムの
マスタクロックＭＣに同期させることにより、制御信号
発生手段１７，２７を共通化することが可能になる。さ
らに、メモリからの読出やメモリへの書き込み動作がマ
スタクロックＭＣに同期しているため、開始、停止等の
制御が、システム同期動作のときと同様に行えるため、
制御ソフトウェアを共通化できることになる。また、上
記回路テストシステム２１は、ＤＵＴからのデータＤＴ
を記憶する際に、ＤＵＴからのデータレートに対応した
速度で記憶動作を行うことができるため、メモリ２３に
高速メモリを使用する必要がなくなり、かつデータの記
録が必要なタイミング（ストローブ信号ＳＢがあると
き）のみ動作するので、メモリ２３を大容量とすること
が不要となった。
２１は、ＤＵＴからのストローブ信号ＳＢをシステムの
マスタクロックＭＣに同期させることにより、制御信号
発生手段１７，２７を共通化することが可能になる。さ
らに、メモリからの読出やメモリへの書き込み動作がマ
スタクロックＭＣに同期しているため、開始、停止等の
制御が、システム同期動作のときと同様に行えるため、
制御ソフトウェアを共通化できることになる。また、上
記回路テストシステム２１は、ＤＵＴからのデータＤＴ
を記憶する際に、ＤＵＴからのデータレートに対応した
速度で記憶動作を行うことができるため、メモリ２３に
高速メモリを使用する必要がなくなり、かつデータの記
録が必要なタイミング（ストローブ信号ＳＢがあると
き）のみ動作するので、メモリ２３を大容量とすること
が不要となった。
【００４４】
【発明の効果】以上説明したように本発明の回路テスト
システムによれば、制御信号発生手段を外部同期および
内部同期で共用することにより部品点数を減少できるた
め、コストが低減し、かつ実装面積を減少させることが
できる。また、この制御動作を共通化できるため、シス
テムを動作させるための開発期間を短縮することがで
き、しかもシステム同期時の機能を外部同期動作時にも
使用することができる効果がある。さらに、ＤＵＴが送
出するデータレートに対応する速度で動作するため、高
速、大容量のメモリを使用する必要がなく、コストを大
幅に削減することができる。
システムによれば、制御信号発生手段を外部同期および
内部同期で共用することにより部品点数を減少できるた
め、コストが低減し、かつ実装面積を減少させることが
できる。また、この制御動作を共通化できるため、シス
テムを動作させるための開発期間を短縮することがで
き、しかもシステム同期時の機能を外部同期動作時にも
使用することができる効果がある。さらに、ＤＵＴが送
出するデータレートに対応する速度で動作するため、高
速、大容量のメモリを使用する必要がなく、コストを大
幅に削減することができる。
【図１】データ読み出しに際して使用される本発明の回
路テストシステムの基本構成を示す図である。
路テストシステムの基本構成を示す図である。
【図２】データ書き込みに際して使用される本発明の回
路テストシステムの基本構成を示す図である。
路テストシステムの基本構成を示す図である。
【図３】図１に示す回路テストシステムの具体例を示す
ブロック図である。
ブロック図である。
【図４】図２に示す回路テストシステムの具体例を示す
ブロック図である。
ブロック図である。
【図５】図４に示す回路の外部同期信号動作時のタイミ
ングチャートである。
ングチャートである。
【図６】データ読み出しに際して使用される従来の回路
テストシステムを示すブロック図である。
テストシステムを示すブロック図である。
【図７】データ書き込みに際して使用される従来の回路
テストシステムを示すブロック図である。
テストシステムを示すブロック図である。
【図８】データ書き込みに際して使用される従来の他の
回路テストシステムを示すブロック図である。
回路テストシステムを示すブロック図である。
【図９】図８の回路テストシステムの動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
１１，２１ 回路テストシステム １３，２３ メモリ １５，２５ トリガ信号供給手段 １７，２７ 制御信号発生手段 １９ データ送出手段 ２９ データ取込み手段 Ｓｒ データ読み出しのための制御信号 Ｓｘ データ書き込みのための制御信号 Ｓｔａ 第１のデータ送出許可信号 Ｓｔｂ 第２のデータ送出許可信号 Ｓｌａ 第１のデータ取込み許可信号 Ｓｌｂ 第２のデータ取込み許可信号 ＴＧａ 外部トリガ ＴＧｂ 内部トリガ ＴＧ トリガ信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28
Claims (2)
- 【請求項１】 テストパターンデータが少なくとも記憶
されたメモリと、 外部装置からのストローブ信号をマスタクロックに同期
するように変換して外部トリガを生成し、この外部トリ
ガまたは内部トリガ発生源により生成される内部トリガ
の何れか一方をトリガ信号として選択出力する一方、前
記ストローブ信号に同期した第１のデータ送出許可信号
を生成するトリガ信号供給手段と、 前記トリガ信号供給手段から選択出力された前記トリガ
信号に基づき、前記マスタクロックに同期したデータ読
み出しのための制御信号を生成し、これを前記メモリに
出力する一方、前記マスタクロックに同期した第２のデ
ータ送出許可信号を生成する制御信号発生手段と、 前記メモリから読み出されたデータを一時記憶し、この
一時記憶されたデータを、前記ストローブ信号に同期し
た第１のデータ送出許可信号または前記マスタクロック
に同期した第２のデータ送出許可信号の何れかに基づき
送出するデータ送出手段とを備えてなることを特徴とす
る回路テストシステム。 - 【請求項２】 テストパターンデータを少なくとも記憶
するメモリと、 外部装置からのストローブ信号をマスタクロックに同期
するように変換して外部トリガを生成し、この外部トリ
ガまたは内部トリガ発生源により生成される内部トリガ
の何れか一方をトリガ信号として選択出力する一方、前
記ストローブ信号に同期した第１のデータ取込み許可信
号を生成するトリガ信号供給手段と、 前記トリガ信号供給手段から選択出力された前記トリガ
信号に基づき、前記マスタクロックに同期したデータ書
き込みのための制御信号を生成し、これを前記メモリに
出力する一方、前記マスタクロックに同期した第２のデ
ータ取込み許可信号を生成する制御信号発生手段と、 前記ストローブ信号に同期した第１のデータ取込み許可
信号または前記マスタクロックに同期した第２のデータ
取込み許可信号の何れかに基づき、前記メモリに書き込
むべきデータを一時記憶し、この一時記憶されたデータ
を前記メモリに出力するデータ取込み手段とを備えてな
ることを特徴とする回路テストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04183206A JP3133157B2 (ja) | 1992-06-17 | 1992-06-17 | 回路テストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04183206A JP3133157B2 (ja) | 1992-06-17 | 1992-06-17 | 回路テストシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH063422A JPH063422A (ja) | 1994-01-11 |
| JP3133157B2 true JP3133157B2 (ja) | 2001-02-05 |
Family
ID=16131639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04183206A Expired - Fee Related JP3133157B2 (ja) | 1992-06-17 | 1992-06-17 | 回路テストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3133157B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003095294A (ja) * | 2001-09-19 | 2003-04-03 | Sanko Co Ltd | 運搬用容器における蓋の封止構造 |
-
1992
- 1992-06-17 JP JP04183206A patent/JP3133157B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063422A (ja) | 1994-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0135879B1 (en) | Interface circuit and method for connecting a memory controller with a synchronous or an asynchronous bus system | |
| US5237322A (en) | Master-slave data transmission system employing a flexible single-wire bus | |
| EP0218830A2 (en) | A memory test apparatus | |
| US6813732B2 (en) | Trace circuit | |
| JPH0795088B2 (ja) | 自動回路テスト装置 | |
| JPH0480350B2 (ja) | ||
| JPH0650338B2 (ja) | テスト装置 | |
| JPH11306798A (ja) | メモリ装置のテスト容易化回路 | |
| JP3133157B2 (ja) | 回路テストシステム | |
| US6651200B1 (en) | Method and apparatus for adaptive clocking for boundary scan testing and device programming | |
| US6049898A (en) | Failure-data storage system | |
| JP3604372B2 (ja) | シンクロナスｄｒａｍ制御回路 | |
| JP3424715B2 (ja) | 半導体試験装置 | |
| JP3013767B2 (ja) | フレームタイミング位相調整回路 | |
| JP4290255B2 (ja) | 半導体試験装置 | |
| JP3554959B2 (ja) | Ｉｃテスタ | |
| JP2895514B2 (ja) | ページプリンタの画像データ転送制御方法 | |
| JP2507879Y2 (ja) | Ｉｃ試験装置 | |
| JP2652875B2 (ja) | テスターのタイミング信号発生方式 | |
| KR0169789B1 (ko) | 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 | |
| JP2963821B2 (ja) | ビットバッファ回路 | |
| JP3404932B2 (ja) | 電子回路の検査装置 | |
| JP2660688B2 (ja) | 論理波形発生装置 | |
| JP2831081B2 (ja) | Ｉｃ試験装置 | |
| KR100994356B1 (ko) | 통신 시스템 및 통신 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |