JPS60101634A - 平均化処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は計測装置等のデータ集録システムにおける平均
化処理装置に関し、精度の向上とハードウェアの低コス
ト化を計ろうとするものである。

（従来技術） アナログ信号をディジタル化するには通常アナログ・デ
ィジタル変換器が用いられるが、周知のようにアナログ
・ディジタル変換器のコストは速度及び分解能に比例す
る。また分解能が小さい程アナログ・ディジタル・変換
器の変換時間が短くなることから、テレビジョンカメラ
や固体撮像素子を用いた計測装置では信号周波数が高い
が、この周波数に追従できる速度をもった低分解能のア
ナログ・ディジタル変換器が用いられている。従って測
定精度を同上させるためには平均化処理等の波形処理を
行う必要があるが、平均化処理を行ってもアナログ・デ
ィジタル変換器の分解能はそのままであるため、精度に
もおのずと限度があった。

また高速のアナログ・ディジタル変換−器を用いれば実
質的に測定精度が向上するが、アナログ・ディジタル変
換器のノ・−ドウエアに占める割合が高くなり、現実的
にはこのようなアナログ・ディジタル変換器は使用され
ていない。

（目　的） 本発明はかかる欠点を解消し、低分解能のアナログ・デ
ィジタル変換器を用いても実質的に高分解能アナログ・
ディジタル変換器を用いたことと等価になる平均化処理
装置を提供することを目的とする。

（構　成） 以下図面を参照しながら本発明について詳述する。

第１図は本発明の一実施例を示す。この実施例はアナロ
グ信号なディジタル化してランダムアクセスメモリ（以
下ＲＡＭと略称する）に格納するデータ集録システムに
おけるものであり、端子１に入力されたアナログ信号は
サンプルホールド２によりタイミング発生回路３から発
生するヤーンプリングパルスＳＨでサンプリングホール
ドアナログ・ディジタル変換器４によりテイジタル化さ
れてＲＡＪｖＩ５　、　６に格納される。ここでアナロ
グ・ディジタル変換器４０分解能はｎヒントであり，一
方データバス７ばｍヒツト（　ｎ　＜　ｍ　）となっテ
オリ、データバス７の下位ヒツトはアナログ・ディジタ
ル変換器４の各ヒツトに接続されている。第２図はデー
タノくスフとアナログ・ディジタル変換器４との接続例
であり、８ヒツトのアナログ・ディジタル変換器と１６
ビツトのデータノくスについての例である。

またデータバス７は２人力の演算回路８に接続されてお
り、第１図のようにこの演算回路８（ま２個の１ノノス
タ９．１０とこれらの内容を加算する加算回路１１より
構成されていてその出力側がデータバス７に再び接続さ
れている。

アナログ信号をテイジタル化してＲＡＭ　Ｋ　格納する
場合まずコンピュータ（以下ＣＰｔＪという）１２よジ
入出カポ−１３、データノくスフを通してアドレスカウ
ンタ１４　、　１５に先頭アドレスが転送さり．てタイ
ミング発生回路３から送出されるタイミングパルスＡＤ
Ｉ　、　ＡＤ２によりセッ″トされる。次にＣＰＵｊ２
はＰＪｔ要とするＲＡＭを選択してその指令をコマンド
ＩＢカポート１６を通じタイミング発生回路３に与える
。タイミング発生回路３はこの指令をテコードし信号Ｓ
Ｊ又はＳ２を発生してゲー）１７〜Ｊ９又は２０〜２２
を開ける。また各部に所定のタイミングで与えられる信
号部．　ＯＳ　、　ＯＥ　、　ＣＬＩ　、　ＣＬ２。

Ｒ１　、　Ｒ２　、　Ｃ　、　ＥＣはタイミング発生回
路３内で常に発生するようにハードウェアが構成されて
おり、ＣＰＵ１２からの指令に従って所定の周期がとら
れるようなゲート回路が設けられている。

例えば第３図１ａｌはアナログ信号のディジタル化され
た値をＲＡＭ５　ＶＣ書き込む場合のタイミングチャー
トを示しており、信号Ｓ１が印加されることによシアナ
ログ・ディジタル変換器４　ＫスタートパルスＡ／Ｄが
印加されて変換が行なわれ、アナログ・ディジタル変換
器４から変換終了後に変換終了信号ＥＯＣが出力される
。この信号ＥＯＣが出力されると、ＲＡＭ選択信号ＣＥ
及び書込みパルス靜がタイミング発生回路３よシ出力さ
れて信号Ｓ】によりゲート１７　、　１８を通って信号
ＣＥＩ　、　ＷＥＩとしてＲＡＭ５に印加され、アナロ
グ・ディジタル変換器４の出力データがＲＡＭ５に書込
まれる。これが終了すると、タイミング発生回路３はア
ドレスカウンタ１４にクロックパルスＣＬＩを印加しア
ドレスカウンタ１４を行進させる。以下この動作が繰り
返されることにより、連跣したアナログ信号のディジタ
ル化データがＲＡＭ５に連続したアドレスで書き込まれ
る。

第３図（ｂｌはアナ６０グ信号のディジタル化された値
をＲＡＭ６に書き込む場合のタイミングチャートを示す
。この場合もＲＡＭ５にデータを書き込む場合と同様で
あり、信号Ｓ２が出力される。

ところで平均化処理を行う場合まずＣＰＵ　１２により
ＲＡＭ５が選択されて信号Ｓ１が出され、ＲＡＭ５にア
ナログ・ディジタル変換器４の出力データが書き込まれ
る。次にＣＰ′Ｕ１２によりＲＡＭ６が選択されて信号
Ｓ２が出され，　ＲＡＭ６にアナログ・ディジタル変換
器４の出力データが書き込まれる。そしてＲＡＭ５　、
６の内容が演算回路８で各々対応するアドレス毎に加算
され、その結果がＲＡＭ５に再び格納される。次にＣＰ
ＵＪ２により再びＲＡＭ６が選択されて信号Ｓ２が出さ
れ、アナログ・ディジタル変換器４の出力データがＲＡ
Ｍ６に格納される。そしてＲＡＭ５．６の内容が演算回
路８で各々対応するアト１／ス毎に加算され、その結果
がＲＡＭ５　ＩＩ？：格納される。

以下この動作が所要回数だけ繰シ返されることによシ最
大２ｍ　２ｍ回分の平均化処理が行なわれる。

この際ＲＡＭ５の内容は２ｍ　−２”回上記動作が行な
われたものとすると、実質的に２ｍのアナログ・ディジ
タル変換器を用いた場合の分解能に等しく、しかもアナ
ログ信号に対応したデータが逐次加算されているため実
質的に平均化を行なったことになる。

第４図をま上記加算を行なった場合のタイミングチャー
トを示している。この場合先ずタイミング発生回路３か
ら信号Ｓ１．ＯＥ、ＣＥ（したがってＯＥＩ　、　ＣＥ
Ｉ　）が出力された後に信号Ｒ１が出力されることによ
シレジスタ９　ＶＣＲＡ、１Ｖ１５の内容が格納される
。次にタイミング発生回路３から信号８２　。

０Ｅ　、　ＣＥ　（したがってＯＥ２　、　ＣＥ２　）
が出力された後に信号Ｒ２が出力されることによりレジ
スタ１０ｖＣＲＡＭ６の内容が格納される。次にタイミ
ング発生回路３から信号Ｃが出力されることにより加算
回路１１がレジスタ９．１０の内容を加算してその結果
を内部に格納する。次にタイミング発生回路３から信号
Ｓｌ　、　ＷＥ　、　ＣＥ　、ＥＣが出力されることに
よシ加算回路１１内の加算結果がＲＡＭ５に格納される
。

次にタイミング発生回路３からクロックパルスＣＬＩが
出力されてアドレスカウンタ１４が行進し、以下この動
作が繰り返される。

なおＣＰＵ１２はｒｇｒ要とするデータを入出力ボート
２３を介して表示装置２４に出力して表示させる。

（効　果） 以上のように本発明によればデータ集録システムにおい
てアナログ・ディジタル変換器の解像ビット数よりデー
タバスのビット数を大きく設定し、アナログ・ディジタ
ル変換器からのデータな２つのＲＡＭ　ｖｃ　ｎ「定の
順序で格納しこれらのＲＡＭの内容を加算してその結果
を一方のＲＡＭ　［，１納することにより平均化処理を
行うので、低分解能のアナログ・ディジタル変換器を用
いても実質的に高分解能のアナログ・ディジタル変換器
を用いたことと等価になシ、高精度化及び低コスト化が
可能である０

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
同実施例の一部を示す結線図、第３図及び第４図は同実
施例のデータ書き込み時及び加算時のタイミングチャー
トである。 ４・・・アナログ・ディジタル変換器、５．６・・・Ｒ
ＡＭ、　７・・・データバス、８・・・演算回路。 ５母５５屯ａｅ電ＬＬＩ　ｇ　ｇ姻

Claims (1)

【特許請求の範囲】
1. アナログ信号をサンプルホールドした後にアナログ・デ
   ィジタル変換器でディジタル化してランダムアクセスメ
   モリに格納するデータ集録システムにおいて、前記アナ
   ログ・ディジタル変換器の解像ビット数より該データ集
   録システムにおけるデータバスのヒツト数を大きく設定
   して前記アナログ・ディジタル変換器の解像ビットを前
   記データバスにその下位ビットから順に接続し、前記ア
   ナログ・ディジタル変換器からのディジタルテータを第
   １のランダムアクセスメモリ及び第２のランダムアクセ
   スメモリにＢｒ定の順序で格納すル手段と、前記第１の
   ランダムアクセスメモリ及び第２のランダムアクセスメ
   モリの内容を加算してその結果を前記第１のランダムア
   クセスメモリ及び第２のランダムアクセスメモリのうち
   予め決めらｈ’ｔｓ一方に格納する手段とを備えたこと
   を特徴とする平均化処理装置。