JPH0816684B2 - 波形表示装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力波形をデジタルデータ列にデジタル変換
する波形表示装置、特に使用者の定義した数式に従って
入力波形のデータ列を処理し、波形として表示する波形
表示装置に関する。

〔従来の技術及び発明が解決しようとする問題点〕

デジタルオシロスコープは入力波形をデジタルデータ
列にデジタル変換（デジタイズ）して記憶し、その記憶
したデータ列を制御して画面上に波形を表示する。高速
のマイクロプロセッサ（MPU）の出現により、デジタル
オシロスコープは単にデジタイズ（アナログ・デジタル
変換）した波形データを表示するだけのものではなくな
った。例えば、多チャンネルのデジタルオシロスコープ
のMPUは２つの波形データ列を加算して第３のデータ列
を発生し、２つの入力波形の和を表わす第３の波形とし
て表示することができる。この機能は、例えば２つの入
力波形を加算する変調回路の特性試験等に役立つ。この
場合、オシロスコープは変調回路の入出力波形デジタイ
ズし、２つの入力波形を加算してからこの変調回路出力
の予想波形として表示できる。この変調回路の実際の出
力波形も一緒に表示されれば、変調回路出力の予想波形
と実際の波形との違いが簡単に観測できる。どのような
電子回路でも入出力間の伝達関数によってモデル化が可
能であり、且つMPUは任意の関数に従って記憶した波形
データ列を組合せるようにプログラム可能なので、適当
なプログラムを持つMPUを内蔵したデジタルオシロスコ
ープは、各種の電子回路の出力の予想波形及び実際の波
形を表示することができる。

しかし、MPUは入力信号の変化に対応して波形データ
を計算し直すのにある程度の時間を要する。この再計算
の時間は画面更新の間の時間と比較してかなり長くなり
得るので、オシロスコープが入力データの変化に応じて
計算した波形を表示するまでに、かなりの長時間を要す
ることもあり得る。全波形データ列を計算し直すまでの
期間中に、オシロスコープの画面は数回の更新が成さ
れ、各画面更新後の表示波形は一部が入力信号の変化前
に計算されたデータの表示となり、残りが入力信号変化
後に計算されたデータの表示となる。波形データ列は順
次連続的に再計算されるので、波形の連続的区分が各画
面更新の間の再計算されるにつれて画面上の表示波形は
「蛇」のように蛇行変化する。このような低速の波形再
計算及び表示更新とその表示更新による波形の蛇行変化
は、表示波形を観測している操作者にとって煩しく感じ
られる。操作者が入力波形又は他のパラメータを調整し
て表示波形を所望の波形に変化させようとしている時に
は、特にオシロスコープのこのような低速で煩わしい波
形変化が障害となる。

従って、入力データの変化に伴って計算された波形デ
ータの変化した波形を迅速に表示し、表示波形の煩わし
い変化を解消できる波形データの再計算及び表示をする
方法及び装置の実現が待たれている。

本発明の目的は、画面上に表示された波形を所定の数
式に従って新たに計算した波形により更新する際に、従
来の低速蛇行変化のような目障りなパターン変化を生じ
ることがない新規な波形表示装置を提供することであ
る。

〔問題点を解決するための手段及び作用〕

本発明の１つの側面によれば、MPUを内蔵したデジタ
ルオシロスコープは使用者が定義した数式に従って入力
データを処理し、波形データ列を計算し、画面上に「処
理済」波形として表示する。この表示は入力データの変
化に応じて生じる波形データ列の変化を表示する為、周
期的に更新される。この処理済波形データ列は、その波
形データ列のＮ個毎のデータを順次計算する所謂「等価
時間」計算パスの期間に計算される。各計算パス期間毎
に計算される波形データは、波形データ列の各データが
Ｎ回の計算パス中に１回ずつ計算されるように選択さ
れ、入力波形データが変化すると、Ｎ回の計算パスの実
効後に処理済波形表示は完全に更新される。波形データ
列の各区分のＮ個のデータ毎に１個のデータが第１計算
パス期間中に再計算されるので、第１計算パスの実行後
に再計算される波形全体の概略波形が表示される。この
第１計算パス後の概略波形によって入力データの変化後
に計算される波形全体の実際の形状が殆んど即座に表示
される。

本発明の別の側面によれば、各計算パスの期間が表示
更新の周期に略等しくなるようにＮの値が選択される。
従って、第１計算パス期間中に各波形区分のＮ個毎のデ
ータにつき１個のデータが計算されて生成される概略波
形は、入力データの変化後、１回か２回の画面更新の範
囲内で表示されるので、入力データの変化に応答して明
瞭なリアルタイム（実時間）の表示が得られる。この再
計算される波形の概略波形は、計算パスが順次実行され
るに伴い、表示が順次更新される毎に、次第にデータ点
によって満たされていく。各計算パスの期間が画面更新
の周期に略等しくなるようにＮの値を選択すると、入力
データの変化後の第１画面更新後に表示される再計算波
形の概略波形は、その波形の全長に亘って表示される。
この時、この概略波形を形成する再計算波形のデータ点
の数は最大となる。

本発明の他の側面によれば、各計算パス期間中に順次
再計算される波形データの中の第１データは擬似ランダ
ムに選択されるので、入力データの変化後の計算パス期
間中に概略波形が順次データ点に満たされていく過程
で、観測者は何ら気になるパターンによって煩わされる
ことがない。各画面更新の間に等価時間計算パスを使用
することにより、波形更新の際に画面を横切る波形の蛇
行変化を除去し、各計算パスの第１データを擬似ランダ
ムに選択することにより、表示波形の連続区分が再計算
されたデータ点で満たされる際の目障りな蛇行変化又は
他のパターンの発生を除去している。

本発明の他の側面によれば、入力データの変化後に処
理済波形表示は消去され、その後波形のデータ点が再計
算されるにつれて、その波形が再表示される。従って、
入力データが変更されると、以前の波形表示は即座に消
去され、その直後に第１計算パスで再計算された波形の
概略波形が再表示され、その概略波形はその後の計算パ
スの実行に伴って次第にデータ点で満たされていく。以
前の波形を消去することによって、使用者は表示された
再計算波形の概略波形をより簡単に観測できる。

〔実施例〕

第１図は本発明に係るデジタル・オシロスコープ（1
0）のブロック図である。デジタイザ（12）は被試験装
置（DUT）（11）から入力されるアナログ波形をサンプ
リング且つデジタイズして、そのアナログ波形を表わす
デジタル・データ列をメモリ管理装置（MMU）（14）に
送る。MMU（14）はこの波形データ列をランダム・アク
セス型波形メモリ（16）に格納してから、その波形デー
タを表示コントローラ（18）に送る。表示コントローラ
（18）は入力する波形データを表示制御データに変換
し、その表示制御データを表示メモリ（19）に格納し、
その格納したデータをCRT（22）上の波形表示を制御す
る表示ドライバ（20）に送る。

MPU（24）は使用者からの命令に従ってデジタイザ（1
2）,MMU（14）及び表示コントローラ（18）を制御す
る。使用者はキーボード制御つまみ等を用いて命令をコ
ンピュータ・バス（25）を介してMPU（24）に送る。RAM
（28）及びROM（30）もバス（25）に接続している。ROM
（30）の中には、RAM（28）に一時的にデータを格納す
るMPU（24）の動作を制御するプログラムが格納されて
いる。

デジタイザ（12）はDUT（11）から入力する異なる波
形を最大14個まで同時にサンプリングし、その波形デー
タ列をMMU（14）に送る。MMU（14）はこのデータ列を波
形メモリ（16）の隣接するアドレスの組に別々に格納す
る。波形メモリ（16）は過去にデジタイズした数百個の
波形を表わすデータを格納できる程の充分な容量（例え
ば512キロバイト）を有する。オシロスコープ（10）
は、波形メモリ（16）に格納した波形を選択して異なる
波形を同時に例えば８個まで表示できる。

MPU（24）から制御データを受けてMMU（14）は、デジ
タイザ（12）から入力する波形データ列を波形メモリ
（16）のどこのアドレスに格納するかを決め、波形メモ
リ（16）内のどの波形データ列を表示コントローラ（1
8）に送るかを決め、その波形データによって表示コン
トローラ（18）がいつ画面上の表示波形を更新するか決
める。MPU（24）はMMU（14）を介して表示コントローラ
（18）に図形情報及び文字情報も送り、波形表示と共に
画面上に図形情報及び文字情報も表示する。MPU（24）
はMMU（14）を介してデジタイザ（12）の動作パラメー
タを調整し、デジタイザ（12）の出力する波形データ列
を波形メモリ（16）のどのアドレスに格納するかを決め
る。

本発明によれば、MPU（24）は、デジタイザ（12）か
らの波形データ列がデジタイザ（12）への実際の入力波
形を表わすのと同様に、模擬波形を表わす処理済波形デ
ータ列を発生する。MPU（24）は使用者入力装置（26）
を介して使用者が特定した数式に従ってこの処理済み波
形データ列の各データ値を計算する。この数式に従っ
て、波形メモリ（16）内のデジタイズされた波形データ
又は処理済波形データから選択した値を独立変数として
処理し、使用者が制御つまみ等の入力装置（26）を使っ
て設定した整数や浮動小数点定数を処理する。また、こ
の数式としてROM（30）に格納されている関数群を使用
してもよい。例えば、加算，減算，乗算，除算，平方
根，指数関数，三角関数などの種々の関数がある。MPU
（24）は８個までの処理済波形データ列を発生し、各デ
ータ列を使用者が定義した数式に従って別々に計算し、
そのデータ列をインターリーブ方式でMMU（14）を送
る。MMU（14）はこのデータ列を波形メモリ（16）に格
納し、その後表示コントローラ（18）に送ってCRT（2
2）に表示させる。

以上の説明から明らかなように、第１図のデジタルオ
シスコープ（10）のデジタイザ（12），表示コントロー
ラ（18）及びMPU（24）からの波形メモリ（16）へのア
クセス要求は全て競合関係にある。例えば、デジタイザ
（12）がデジタイズした波形データを波形メモリ（16）
に格納したい場合と、MPU（24）が処理済波形データを
波形メモリ（16）に格納したい場合と、表示コントロー
ラ（18）が波形メモリ（16）からデータを読出したい場
合とが同時に起こり得る。このようなメモリアクセスの
要求が競合すると、波形データを高速で発生し、格納
し、表示する能力即ち、オシロスコープの実時間処理性
能が制限されてしまう。MMU（14）はデジタイザ（1
2），表示コントローラ（18）及びMPU（24）からのこの
ような競合要求を調整する。更に、波形メモリ（16）及
びMMU（14）によって、単一のメモリアクセス期間中に
上記のどの２つの装置から同時に波形メモリ（16）のア
クセス要求があっても許容できるので、オシロスコープ
の実時間処理性能が改善される。

波形メモリ（16）は、メモリアドレス空間の奇数メモ
リアドレスの全てにデータを格納する奇数バンク（16
a）と、メモリアドレス空間の偶数メモリアドレスの全
てにデータを格納する偶数バンク（16b）に分けてい
る。メモリアドレスの最下位ビットの状態（論理１又は
０）にってアドレスが奇数か偶数かが決まる。各バンク
は独立して別々のデータ線，アドレス線及び制御線を介
してMMU（14）と接続しているので、互いに無関係にア
クセス可能である。データ処理装置〔例えばデジタイザ
（12），表示コントローラ（18）,MPU（24）等〕が隣接
するメモリアドレス列に対してデータワード列を書き込
み又は読出しをする時にはバンク（16a）及び（16b）は
交互にアクセスされる。例えば、第１データワードが奇
数メモリバンク（16a）の奇数アドレスに書き込みまれ
ると、第２データワードは偶数メモリバンク（16b）の
次の偶数アドレスに書込まれ、その次の第３データワー
ドは奇数メモリバンク（16a）の次の奇数アドレスに書
込まれるという様に続く。２つのデータ処理装置が同時
に波形メモリ（16）にデータを書込もうとする場合に
は、MMU（14）が偶数バンク及び奇数バンクを制御し
て、１メモリアクセスサイクル期間中に第１データ処理
装置が奇数バンク（16a）に書込み、第２データ処理装
置が偶数バンク（16b）に書込む。次のメモリアクセス
サイクル期間中には、今度は第１データ処理装置は偶数
バンク（16b）に書込み、他方第２データ処理装置は奇
数バンク（16a）に書込む。このような方法によって、
各データ処理装置は他の装置のメモリの書込み又は読出
しを実質的に妨げることなく波形メモリ（16）に対し、
データの書込み又は読出しを実行できる。

メモリバンク（16a）及び（16b）は夫々256K×16ビッ
トワードの容量を有する。第２図は第１図の波形メモリ
（16）の奇数バンク（16a）を詳細に示したブロック図
である。〔波形メモリ（16）の偶数バンク（16b）もこ
の奇数バンクと実質的に同等の構成なのでここには示し
ていない。〕奇数バンク（16a）は64K×４ビットのDRAM
の対（ペア）（32）／（33），（34）／（35），（36）
／（37）及び（38）／（39）の４組を含んでいる。８ビ
ットのアドレスバス（15）及び16ビットのデータバス
（17）の８ビットが各DRAM対のアドレス端子及びデータ
端子に印加される。行アドレスストローブ（RAS）の反
転信号RMS^＊（＊印は所謂アクティブ・ロー信号を表わ
す）及び書込ストローブ（WRITE）の反転信号WRITE^＊は
第１図のMMU（14）から各DRAMの書込制御入力及びRAS入
力に供給される。列アドレスストローブ（CAS）の反転
信号の１つHHCAS^＊はDRAM対（32）／（33）のCAS入力を
制御する。他方、他の反転CAS信号HLCAS^＊,LHCAS^＊及び
LLCAS^＊は夫々DRAM対（34）／（35），（36）／（37）
及び（38）／（39）のCAS入力を制御する。

DRAM対のどれかにメモリ書込（又は読出）動作をさせ
て、８ビットのデータワードを選択したアドレスに書込
む（又は読出す）場合には、そのDRAM対に接続している
データバス（17）の８本の線に８ビットのデータワード
を印加し、WRITE^＊信号を書込又は読出動作するように
設定し、選択したアドレスの第１の８ビットをアドレス
バス（15）に接続し、RAS^＊信号を供給し、このアドレ
スの第２の８ビットをアドレスバス（15）に接続し、そ
れから適当なCAS信号を供給する。２組のDRAM対の選択
したアドレスに16ビットのデータワードを書込む（又は
読出す）場合にも、次の事項を除けば同様の手順で実行
される。即ち、８ビットではなく16ビットのデータワー
ドは２組のDRAM対に接続している16ビットのデータバス
（17）に印加され、この２組のDRAM対を制御するCAS信
号が同時に供給されるという事である。

再び第１図を参照して、MPU（24）は波形メモリ（1
6）に対して８ビット或いは16ビットのデータワードを
書込み或いは読出すことができる。MPU（24）が波形メ
モリ（16）の特定の８ビットのアドレスをアクセスする
為には、MMU（14）には少くとも19アドレスビットがな
ければならない。即ち、１アドレスビットが奇数バンク
か又は偶数バンクのどちらかがアクセスされるか指示
し、２アドレスビットがDRAMのどの対がアクセスされる
か（即ち、４つのCAS信号のどれが供給されるか）を指
示し、８アドレスビットが選択されたDRAMのアクセスさ
れる格納位置の行アドレスを指定し、他の８アドレスビ
ットがそのDRAMの格納位置の列アドレスを指定する。デ
ジタイザ（12）及び表示コントローラ（18）が16ビット
ワードを用いて波形メモリ（16）をアクセスする場合に
は、18アドレスビットだけあればよい。何故ならば、２
組のCAS線対（HHCAS^＊とHLCAS^＊，又はLHCAS^＊とLLCAS
^＊）のどちらの対にストローブ信号を供給するか決める
には１ビットで足りるからである。

第３図には、第１図の奇数バンク（16a），偶数バン
ク（16b），デジタイザ（12），表示コントローラ（1
8）及びMPU（24）とMMU（14）を相互接続している制御
線，データ線及びアドレス線をより詳細に示している。
デジタイザ（12）は16ビットのデータ／アドレス共通バ
ス（DATA ADDR BUS）を介してMMU（14）にデータ及びア
ドレス信号を送る。デジタイザ（12）はメモリバンクの
一方にデータを格納する為にMMU（14）に16ビットデー
タワードを送る準備ができると、MMU（14）に要求信号
（REQ）を送る。MMU（14）はデジタイザ（12）からのア
ドレス信号を受ける準備ができると、SEND ADDR信号を
デジタイザ（12）に送り、この結果デジタイザ（12）は
データ／アドレスバスにアドレス信号を出力する。この
SEND ADDR信号の後縁で、MMU（14）は指定されたアドレ
スを内部レジスタに格納し、肯定応答信号（DATA ACK）
をデジタイザ（12）へ送る。このDATA ACK信号を受ける
と、デジタイザ（12）は16ビットデータワードをバスに
出力する。DATA AKC信号の後縁で、MMU（14）はこのデ
ータワードを別の内部レジスタに格納する。この時点で
デジタイザ（12）は、MMU（14）に送る別のデータワー
ドがあれば、別の要求信号（REQ）を出力してもよい。

デジタイザ（12）がMMU（14）に送るデータ／アドレ
ス信号は16ビットだけであるが、波形メモリ（16）のデ
ータ格納位置を指定するには18ビットのアドレスが必要
である。この追加ビットのアドレス信号は波形メモリ
（16）をアクセスする前にMMU（14）から出力される。
デジタイザ（12）は波形メモリ（16）内の14個の所定エ
リアの任意のエリアにデータを書込んでもよく、デジタ
イザ（12）の出力する16ビットのアドレス信号によっ
て、データワードを格納する所定メモリ領域内の特定の
アドレスが指定される。このデータを格納するメモリ領
域はデジタイザ（12）から16ビットアドレス信号と共に
MMU（14）に送られる４ビットのTAGデータによって指定
される。MPU（24）からMMU（14）に供給されるデータに
よってメモリ内の特定領域を指定する方法については後
述する。

MMU（14）がデジタイザ（12）に制御データを送ると
き、デジタイザ（12）がMMU（14）にデータ送信要求信
号（REQ）を出力していない場合には、MMU（14）はこの
制御データをDATA ADDR BUSに出力し、且つSENT信号も
出力してデジタイザ（12）にこの制御データを読込ませ
る。

表示コントローラ（18）は波形メモリ（16）に格納さ
れた波形データ、図形データ及びメッセージをMMU（1
4）を介して受け取る。MPU（24）からの命令に応じて表
示コントローラ（18）はMMU（14）を介して波形メモリ
（16）にデータを書込んでMPU（24）が後でアクセスで
きるようにしてもよい。この機能は例えば「画面ダン
プ」を実行する場合に有効である。即ち、MPU（24）が
表示コントローラ（18）に、第１図の表示メモリ（29）
の現在の内容を波形メモリ（16）に格納させ、後でMPU
（24）はこの表示データを読出して第１図のバス（25）
に接続しているプリンタを用いて画面表示の画像をプリ
ントさせてもよい。

第３図の波形メモリ（16）及び表示コントローラ間の
データのタイミング及び流れ方と、これらのデータを格
納するための適当なメモリアドレス信号の発生とは、MP
U（24）からの情報に従ってMMU（14）によって制御され
る。表示コントローラ（18）が波形メモリ（16）内の波
形データ，図形データ或いはメッセージデータを受け取
っていない時、表示コントローラ（18）はMMU（14）にA
VAIL信号を送る。その後、MMU（14）が表示コントロー
ラ（18）に16ビットデータワードを送る準備ができる
と、MMU（14）はメモリ内のデータを表示コントローラ
（18）に接続したデータバスに出力し、SENT信号も表示
コントローラ（18）に送って表示コントローラ（18）に
このデータを読込ませる。表示コントローラ（18）が波
形メモリ（16）にデータを格納する為にデータをMMU（1
4）に送る時、表示コントローラ（18）はデータをデー
タバスに出力すると共に要求信号（REQ）をMMU（14）に
送る。その後、MMU（14）がそのデータを波形メモリ（1
6）の予め定めたアドレスに格納すると、表示コントロ
ーラ（18）に肯定応答信号（ACK）を出力してデータを
受取ったことを示す。

MPU（24）としてはインテル製80286型が好適である。
MPU（24）は16ビットデータバス,23ビットアドレスバス
及び多数の制御線及び割込線を介してMMU（14）と接続
している。MPU（24）及びMMU（14）間の情報更新はMPU
（24）のCLOCK信号に同期している。MPU（24）が波形メ
モリ（16）にデータを書込む時、MMU（14）に接続して
いるアドレスバス及びデータバスに夫々アドレス信号及
びデータ信号を出力すると共にS0^＊制御信号も出力し
て、MMU（14）にMPU（24）からのアドレス信号及びデー
タ信号を読込ませ、MPU（24）へのSRDY信号を停止させ
る。その後、MMU（14）はこのデータを波形メモリ（1
6）に格納し、MPU（24）へのSRDY信号を出力する。

MPU（24）が波形メモリ（16）からデータを読出す場
合には、アドレスバスにそのデータのアドレス指定をす
るアドレス信号を出力し、MMU（14）へS1^＊制御信号も
出力する。この結果、MMU（14）はSRDY信号を停止し、
波形メモリ（16）からアドレス指定されたデータを読出
し、そのデータをデータバスを介してMPU（24）へ送
り、その後SRDY信号を再出力する。このSRDY信号が再出
力されると、MPU（24）はデータバスのデータを読込
む。メモリの読出し又は書込み動作中に、MPU（24）は
８ビット或いは16ビットのデータワードを用いて波形メ
モリをアクセスしてもよい。MPU（24）が８ビットのデ
ータワードのみを用いる場合、MPU（24）はMMU（14）に
バイト・ハイ・イネーブル（BHE^＊）信号を出力する。

MPU（24）はMMU（14）内の種々のアドレス指定可能レ
ジスタにデータを書込んでもよい。詳細については後述
するが、これらのレジスタに格納されたデータによっ
て、波形メモリ（16）及び表示コントローラ（18）間の
波形データ，図形データ及び表示データの移動中と、波
形メモリ（16）からデジタイザ（12）への命令データの
移動中にデジタイザ（12）及び表示コントローラ（18）
が波形メモリ（16）をアクセスする場合に発生するアド
レス信号が制御される。MPU（24）はデータバス及びア
ドレスバスに夫々データ及びレジスタのアドレス信号を
出力してこれらのレジスタにデータを書込み、その後M/
IO^＊信号を停止、他方S0^＊信号を出力する。M/IO^＊信号
の停止によって、データバス上のデータは波形メモリ
（16）ではなくレジスタに書込まれるべき事と、アドレ
スバス上のアドレス信号によってデータを格納するレジ
スタが指定された事とがMMU（14）に指示される。MMU
（14）はMPU（24）に入力する３つの割込信号（INT1乃
至INT3）も制御する。割込信号INT1は、デジタイザ（1
2）がMPU（24）に送るメッセージを有することをMPU（2
4）に指示する。割込信号INT2は、MMU（14）が表示コン
トローラに対してデータ列の入出力を完了した事、又は
MMU（14）がデジタイザ（12）へのデータ列の出力を完
了した事を指示する。割込信号INT3は表示コントローラ
（18）がデータを送信する為に要求信号（REQ）を出力
したことを指示する。これらの割込動作の詳細について
は後述する。

第４図に示したMMU（14）の詳細なブロック図は３つ
のインターフェース（I/F）ポート及び１対のDRAMコン
トローラを含んでいる。デジタイザI/Fポート（40）は
第１図のデジタイザ（12）と接続し、MPU I/Fポート（4
2）はMPU（24）と接続し、表示I/Fポート（44）は表示
コントローラ（18）と接続している。奇数DRAMコントロ
ーラ（46）は第１図の奇数DRAMバンク（16a）を制御
し、偶数DRAMコントローラ（48）は偶数DRAMバンク（16
b）を制御する。

デジタイザ（12）が波形メモリ（16）に波形データワ
ードを書込む為に要求信号（REQ）を出力すると、デジ
タイザI/Fポート（40）は、その波形データを奇数又は
偶数のどちらのDRAMバンクに書込むかを決めるデータの
入っているメモリアドレスの最下位ビットを確認する。
デジタイザI/Fポート（40）は２ビットの奇数要求信号
（OREQ）を奇数DRAMコントローラ（46）に送り、２ビッ
トの偶数要求信号（EREQ）を偶数DRAMコントローラ（4
8）に送る。OREQ及びEREQの２ビットの一方のビットの
状態によってデジタイザ（12）がメモリ読出しを要求し
ているかどうかが指示され、他方のビットの状態によっ
てメモリ書込を要求しているかどうかが指示される。

MPU（24）がS0^＊信号を出力してメモリ書込動作が開
始されると、MPU I/Fポート（42）はMPU（24）が出力し
たアドレス信号からデータを偶数バンク又は奇数バンク
のどちらかに書込むかを決めて、偶数及び奇数のDRAMコ
ントローラ（46）及び（48）に適当なEREQ及びOREQの１
ビット信号を送り、どちらのメモリバンクにデータを格
納するかを指示する。MPU I/Fポート（42）は、MPU（2
4）からデータとして受けMPU I/Fポート（42）のレジス
タに格納したアドレス信号の開始アドレスから終了アド
レスまでの一連のアドレス信号を発生する順次アドレス
発生器（SAG）も含んでいる。このアドレス列を用い
て、記憶テータ列をデジタイザ（12）へ送る際に波形メ
モリ（16）のアドレス指定をする。SAGがアドレス信号
を１個発生する毎にSAGアドレスの最下位ビット（A0）
がデジタイザI/Fポート（40）に送られ、デジタイザI/F
ポート（40）はそのA0ビットからどちらのDRAMバンクを
アドレス指定するか決め、その後、EREQ及びOREQの信号
の各ビットを設定する。

データを波形メモリ（16）から読出して第１図の表示
コントローラ（18）に送る場合、或いは表示コントロー
ラ（18）からのデータを波形メモリ（16）に書込む場合
にも、波形メモリ（16）のアドレス指定をするのにSAG
を利用してもよい。従って、SAGアドレスの最下位ビッ
トA0も表示I/Fポート（44）に入力し、表示I/Fポート
（44）はそのA0ビットから偶数又は奇数のどちらのバン
クをアクセスするか決め、２ビットのOREQ及びEREQ信号
のビット状態を設定して奇数及び偶数のDRAMコントロー
ラ（46）及び（48）に送り、どちらのバンクがアドレス
指定され、読出し又は書込みのどちらの動作が実行され
るかを指示する。SAGアドレスを用いたメモリアクセス
をいつ完了するかを指定する為に、DRAMコントローラは
各I/Fポートにワード終了（EOW）信号を送る。

MMU（14）は１対のカウンタ（50）及び（52）も含
み、これらカウンタは夫々システムクロック（SYSCLK）
を計数し、このSYSCLKのＮ計数毎に出力パルスを発生す
る。カウンタ（50）の出力パルスはフリップフロップ
（FF）（54）をセットし、他方、カウンタ（52）の出力
パルスは別のFF（56）をセットする。FF（54）のＱ出力
は奇数DRAMコントローラ（46）へOREQ入力として印加さ
れ、奇数DRAMコントローラ（46）は奇数DRAMバンクの波
形メモリ・リフレッシュ動作を開始する。同様に、FF
（56）のＱ出力は偶数DRAMコントローラ（48）へEREQ入
力として印加され、偶数DRAMコントローラ（48）は偶数
DRAMバンクの波形メモリ・リフレッシュ動作を開始す
る。DRAMコントローラはリフレッシュ動作を開始後、リ
フレッシュ要求信号（OREQ又はEREQ）を送ってきたFF
（54）又はFF（56）にリセット信号を送る。

DRAMコントローラ（46）及び（48）が夫々内蔵してい
る調停回路はFF（54）及び（56）やI/Fポート（40），
（42）及び（44）からのOREQ信号及びEREQ信号を監視
し、多重アクセス要求を受けた時に、対応しているDRAM
への読出し、書込み及びリフレッシュのアクセスを調整
する。メモリバンクのアクセスが完了する毎に、そのバ
ンクのDRAMコントローラは全ての要求信号の状態を確認
して、優先順に要求を受け入れる。最も優先順位の高い
のはメモリ・リフレッシュ要求信号であり、２番目に優
先順位が高いのは第１図のデジタイザ（12）へのメッセ
ージのアクセス要求信号である。他の全てのアクセス要
求信号は最低優先順位を交互に共有している。デジタイ
ザI/Fポート及び表示I/Fポートが夫々同じメモリバンク
のアクセス要求をした場合には、そのバンクのDRAMコン
トローラは交互に各I/Fポートのメモリアクセスを許容
する。

DRAMコントローラ（46）及び（48）が夫々内蔵してい
るデータ切換回路はデジタイザI/Fポート（40）からの
データバス（DIG DATA），又はMPU I/Fポート（42）か
らのデータバス（MPU DATA），又は表示I/Fポートから
のデータバス（DIS DATA）を選択的に対応しているDRAM
バンクのデータ線に接続する。各DRAMコントローラが更
に内蔵しているアドレス切換回路は、DRAMバンクの８本
のアドレス線を、デジタイザI/Fポート（40）からのデ
ジタイザアドレスバス（DIG ADDR）又はMPU I/Fポート
（42）からのMPUアドレスバス（MPU ADDR），又はMPU I
/Fポート（42）からのSAGアドレスバス（SAG ADDR）の
中のいずれか８本の線に選択的に接続する。DRAMコント
ローラがI/Fポートのアクセス要求を許可すると、要求
しているI/Fポートからの適当なデータ線及びアドレス
線をDRAMバンクに接続し、適当なRAS^＊信号,CAS^＊信号
及びWRITE^＊信号を出力して要求されたメモリアクセス
を実行する。

第５図は第４図のMPU I/Fポート（42）のより詳細な
ブロック図であり、MPU（24）からS0^＊,SI^＊,BHE^＊及び
M/IO^＊の各制御信号を受けるステートマシン（60）を含
んでいる。このステートマシン（60）はMPU（24）から
のクロック信号（CLOCK）によってクロック駆動され
る。ステートマシン（60）がこれら制御信号入力からMP
U（24）がメモリ読出し又は書込みのアクセスをしよう
としているのを判断すると、ステートマシン（60）は２
ビットの読出信号及び２ビットの書込信号の状態を設定
して各DRAMコントローラへ送り、８ビット又は16ビット
のデータワードを読出すか又は書込むかを指定する。同
時に、ステートマシン（60）が発生するアドレス・ラッ
チ・イネーブル（ALE）信号によって、ラッチ（62）はM
PU（24）からのアドレスバス上の23ビットのアドレスの
中の19ビットをアドレス線（MPU ADDR）上にラッチして
DRAMコントローラ（46）及び（48）に送る。MPU（24）
からのアドレスバス上の23ビットのアドレス信号はデコ
ーダ（64）にも入力している。デコーダ（64）はアドレ
スバス上のアドレスが波形メモリ（16）のアドレス空間
の範囲内にあるかどうかを示す１ビットの出力CS^＊を発
生する。このCS^＊ビット信号はステートマシン（60）か
らのALE信号に応じて別のラッチ（66）によってラッチ
される。

MPU（24）からのアドレスビットA0及びA18は４つのCA
S^＊信号の中のどの信号をDRAMコントローラが発生する
かを指示する。また、アドレスビットA2乃至A17はDRAM
バンク内のメモリ位置をアクセスするのに用いる16ビッ
トのDRAMアドレス信号を発生し、アドレスビットA1は偶
数又は奇数のどちらのDRAMバンクがアクセスされるかを
指定する。アドレスビットA1はANDゲート（68）の１入
力となり、且つ反転器（72）を介して別のANDゲート（7
0）にも入力している。ラッチ（66）の内容LCS^＊は別の
反転器（71）に反転されてANDゲート（68）及び（70）
に夫々別の入力として供給される。A1が高（高論理状
態）でLCS^＊ビットが低（低論理状態）ならば、MPU（2
4）は波形メモリ（16）内の奇数アドレスをアクセスし
ようとして、ANDゲート（68）の出力が高になり、OREQ
信号が発生して第４図の奇数DRAMコントローラ（46）に
送られる。A1及びLCS^＊ビットが共に低の時、MPU（24）
は波形メモリ（16）の偶数アドレスをアクセスしようと
して、ANDゲート（70）の出力が高になり、EREQ信号が
発生して偶数DRAMコントローラ（48）に送られる。MPU
（24）が波形メモリ（16）の範囲外のアドレス空間、即
ち第１図のRAM（28）又はROM（30）のアドレス空間をア
クセスしようとしている時には、LCS^＊信号はEREQ信号
及びOREQ信号の出力を禁止する。

LCS^＊信号はステートマシン（60）からのALE信号によ
ってクロック駆動するＤ型FF（74）のＤ入力端にも印加
している。FF（74）のＱ出力はオープンコレクタ型バッ
ファ（76）を駆動してSRDY信号を出力させてMPU（24）
に送る。上述のように、MMU（14）がMPU（24）からのメ
モリ読出又は書込の要求を実行している途中では、SRDY
信号は停止状態にある。これ以外の時にはSRDY信号は常
に出力状態になっている。MPU（24）の制御により、両D
RAMコントローラがメモリアクセスを実行していない
時、偶数及び奇数のDRAMコントローラ（46）及び（48）
が出力するREADY信号がANDゲート（78）に入力してFF
（74）のセット信号を発生する。MPU（24）の制御によ
りどちらのDRAMコントローラもメモリアクセスを実行し
ていなければ、READY信号は両方共高になり、ANDゲート
（78）の出力を高に駆動してFF（74）をセットするの
で、SRDY信号がMPU（24）に出力されて、MPU I/Fポート
（42）がMPU（24）に対してもっとデータを送受信可能
であることを示す。その後、MPU（24）が波形メモリ（1
6）はアクセスする判断をすると、MPU（24）はアドレス
バス上にアドレス信号を出力し、そのアドレス信号がデ
コーダ（64）によって復号化されてCS^＊信号を発生し、
これがラッチ（66）にラッチされる。ラッチ（66）出力
LCS^＊が低に駆動されると、FF（74）のＱ出力も低に駆
動されて、SRDY信号は停止状態となる。

MPU I/Fポート（42）に内蔵されているデコーダ（8
0）はMPU（24）からのデータバス上の入力データ及びラ
ッチ（62）にラッチされた入力アドレス信号を複号化し
てラッチ（82）に11個の出力信号を送る。ステートマシ
ン（60）は、MPU（24）からのM/IO^＊制御入力信号からM
PU（24）がメモリ空間外の入出力（IO）空間をアクセス
しようとしていると判断すると、ステートマシン（60）
はIO書込信号（IOWT）をラッチ（82）へ送ってデコーダ
（80）の11個の出力を信号をラッチさせる。デコーダ
（80）の出力をラッチした各信号の機能については後述
する。

MPU I/Fポート（42）の順次アドレス発生器（SAG）の
部分はアドレスカウンタ（84），メッセージポインタ・
レジスタ（86）及びメッセージ長レジスタ（88）を含ん
でいる。MPU（24）からのデータバスはレジスタ（86）
及び（88）にデータを入力する。デコーダ（80）の出力
の中の３つの信号は、カウンタ（84）をリセットし、レ
ジスタ（86）及び（88）へのデータのロードを制御する
のに用いられる。MPU（24）が波形メモリ（16）からデ
ジタイザ（12）か表示コントローラ（18）にデータ列の
転送を開始しようとする時、或いはMPU（24）が表示コ
ントローラ（18）から波形メモリ（16）にデータ列の転
送をしようとする時、MPU（24）は３つのIO書込動作を
実行する。第1IO書込動作では、MPU（24）はデータ列の
第１ワードの波形メモリアドレスをメッセージポインタ
レジスタ（86）に格納する。第2IO書込み動作では、MPU
（24）はデータ列のワードの数を示すデータをメッセー
ジ長レジスタ（88）に格納し、第3IO書込動作では、ア
ドレスカウンタ（84）の計数値を０にリセットする。DR
AMコントローラの一方がSAGのアドレスを用いて波形メ
モリのアクセスを完了する毎に、MPU I/Fポート（42）
にワード終了（EOW）信号を送る。偶数又は奇数のDRAM
コントローラからのEOW信号は、ORゲート（90）に入力
し、このORゲートの出力信号をアドレスカウンタ（84）
が計数する。従って、カウンタ（84）は、波形メモリ
（16）に対して書込み又は読出されたデータ列のワード
数の計数値を保持する。アドレスカウンタ（84）の保持
した計数値とメッセージ・ポインタ・レジスタ（86）が
格納した開始アドレスが加算器（92）によって加算さ
れ、18ビットのSAGアドレス信号（A0乃至A17）を発生す
る。比較器（94）がレジスタ（88）に格納されたメッセ
ージ長データをカウンタ（84）の計算値と比較して、こ
の計数値がセージ長の限界値に達した時、デジタイザI/
Fポート（40）及び表示I/Fポート（44）にメッセージ終
了（EOM）信号を送ってデータ転送が終了したことを伝
える。このEOM信号はMPU（24）にも割込信号INT2として
戻され、データ列の転送が完了したことをMPU（24）に
伝える。

第６図は第４図のデジタイザI/Fポート（40）のより
詳細なブロック図であり、第３図のデジタイザ（12）及
びMMU（14）間の16ビットデータ／アドレスバスの使用
要求の競合を調停するステートマシン（100）を含んで
いる。デジタイザ（12）から送られたメモリ書込動作を
要求するREQ信号がFF（102）をセットし、FF（102）の
Ｑ出力がステートマシン（100）への１入力（WR）とし
て供給される。偶数及び奇数のDRAMコントローラ（4
6），（48）がデジタイザ（12）の要求に応じてメモリ
書込みアクセスを実行している時両DRAMコントローラか
ら出力されたWDIG信号もステートマシン（100）に入力
する。更に、メモリアクセス完了時に両DRAMコントロー
ラから出力されるEOW信号，波形メモリ（16）からデジ
タイザ（12）へデータ転送を開始する為に第５図のMPU
I/Fポート（42）が発生するSTART信号，及びSAGのアド
レス列の終了時にMPU I/Fポート（42）が発生するEOM信
号もステートマシン（100）に夫々入力する。

デジタイザ（12）が波形メモリ（16）にデータを書込
もうとする時、16ビットのアドレス信号をデータ／アド
レス・バスに出力し、適当なTAG線を高に駆動する。こ
れらTAG線上のTAGデータは、マルチプレクサ（MUX）（1
26）を介して14個のランダム・アドレス発生器（RAG）
レジスタ（120）の１個を選択するデコーダ（118）に送
られる。これらRAGレジスタ（120）の各レジスタは、波
形メモリ（16）内の異なる波形格納領域のベースアドレ
スを格納している。RAGレジスタ（120）が、IO書込動作
中にMPU I/Fポート（42）が出力したIOWT信号により書
込可能である時、MPU I/Fポート（42）内のデコーダ（8
0）が出力した５ビットのRAG信号の中の４ビット信号が
アドレス指定する前に、RAGレジスタ（120）の各レジス
タにはMPU（24）からデータバス（DATA BUS）上に出力
されたデータが予め格納されている。５ビットのRAG信
号の中でレジスタのアドレス指定をする４ビットの信号
はMUX（126）に別々の入力として印加され、MUX（126）
の切換状態はRAG信号の残る第５のビットが制御する。

デジタイザ（12）が波形メモリ（16）にデータを書込
もうとする時、デジタイザ（12）はデジタイザI/Fポー
ト（40）にREQ信号を送り、FF（102）のＱ出力からステ
ートマシン（100）に指示信号を送る。ステートマシン
（100）は、MMU（14）がデータ書込み要求の処理準備が
できていると判断すると、デジタイザ（12），ラッチ
（116）のラッチ制御入力端，及びラッチ（112）のラッ
チ制御入力端にSEND ADDR信号を送る。このSEND ADDR信
号により、デジタイザ（12）はデータ／アドレス・バス
にアドレス信号を出力し、SEND ADDR信号の後縁でラッ
チ（116）がデジタイザ（12）からのデータ／アドレス
・バス上の16ビットのメモリアドレス信号をラッチし
て、それを加算回路（114）の１入力とする。同時に、
ラッチ（112）はTAG信号のアドレス指定によってRAGレ
ジスタ（120）が出力したベースアドレス信号をラッチ
して、それを加算回路（114）のもう１つの入力とす
る。加算回路（114）は、上記ベースアドレス信号及び
デジタイザ（12）からの16ビットアドレス信号を合成し
て、波形メモリ（16）のアドレス指定をする18ビットア
ドレス信号を発生する。

その後、ステートマシン（100）はDATA ACK信号をデ
ジタイザ（12）へ送り、デジタイザ（12）は波形メモリ
（16）に書込むデータをデータ／アドレス・バス上に出
力する。DATA ACK信号はラッチ（110）の制御入力端に
も送られ、DATA ACK信号の後縁でラッチ（110）はデー
タ／アドレス・バス上のデータをラッチして、これをDR
AMコントローラに接続されたDIG DATA線上に出力する。
同時に、ステートマシン（100）はFF（102）をリセット
する。ステートマシン（100）のDATA ACK信号は別のFF
（104）もセットし、FF（104）のＱ出力は１対のANDゲ
ート（106）及び（108）の入力端に接続している。加算
回路（114）の出力したメモリアドレス信号のA0ビット
がANDゲート（106）の別の入力端に印加され、A0ビット
の信号を反転器（107）で反転した信号がANDゲート（10
8）の別の入力端に印加される。ANDゲート（106）は、
デジタイザI/Fポート（40）の出力する２ビットのOREQ
信号の中の１ビットを発生して奇数DRAMコントローラ
（46）に送り、この１ビット信号（OREQ（Ｗ））によっ
てデジタイザI/Fポート（40）がメモリ書込アクセスを
要求していることを示す。同様に、ANDゲート（108）は
２ビットのEREQ信号の中の１ビットを発生して偶数DRAM
コントローラ（48）へ送り、この１ビット信号（EREQ
（Ｗ））によってデジタイザI/Fポート（40）がメモリ
書込アクセスを要求していることを示す。

偶数又は奇数のどちらかのDRAMコントローラがデジタ
イザI/Fポート（40）のメモリ書込アクセスを許可する
と、そのDRAMコントローラはステートマシン（100）にW
DIG信号を送って書込動作が進行中であることを示す。
その後、ステートマシン（100）はFF（104）をリセット
してANDゲート（106）又は（108）の出力を停止して、D
RAMコントローラへのOREQ（Ｗ）又はEREQ（Ｗ）の供給
を停止する。その後、DIG DATAバスのデータがメモリに
格納されると、DRAMコントローラはステートマシン（10
0）にEOW信号を送って、メモリ書込動作の完了を示す。

第５図のMPU I/Fポート（42）のSAGが出力するアドレ
ス信号を用いて波形メモリ（16）からデータ列を読出し
てデジタイザ（12）へ送ることもできる。一連の第１ア
ドレス信号がMPU I/Fポート（42）からDRAMコントロー
ラまでのSAGアドレス線上に出力されると、SAGアドレス
信号のA0ビットが第６図のデジタイザI/Fポート（40）
に送られ、ANDゲート（130）の第１入力となるほか、反
転器（134）を介して別のAND（132）の第１入力にもな
る。ANDゲート（130）は２ビットのOREQ信号の中の残り
の１ビットを発生して奇数DRAMコントローラ（46）へ送
り、この１ビット信号（OREQ（Ｒ））はデジタイザI/F
ポート（40）がメモリ読出動作を要求していることを示
す。他方、ANDゲート（132）も２ビットのEREQ信号の残
りの１ビット信号（EREQ（Ｒ））を発生して、偶数DRAM
コントローラ（48）に送り、メモリ読出動作を要求す
る。ステートマシン（100）がMPU I/Fポート（42）から
のSTART信号を検出すると、ステートマシン（100）はAN
Dゲート（130）及び（132）の第２入力を両方共高にす
るので、SAGアドレス信号のA0ビットの状態によってど
ちらのANDゲートガ読出要求信号を出力するかが決ま
る。読出要求信号を受ける偶数又は奇数のDRAMコントロ
ーラは、読出要求を許可すると、データ／アドレス・バ
スを介してDRAMコントローラからデジタイザ（12）まで
データを送る16本のDIG DATA線上に、SAGアドレス信号
に指定されたメモリ位置からデータワードを出力する。
その後、DRAMコントローラはEOW信号をステートマシン
（100）に送る。このEOW信号に応じて、ステートマシン
（100）はSENT信号をデジタイザ（12）へ送り、デジタ
イザ（12）はデータ／アドレス・バス上のデータを読込
む。

ステートマシン（100）はANDゲート（130）及び（13
2）への出力を高に維持するので、EREQ（Ｒ）信号とORE
Q（Ｒ）信号は、各データ読出動作後にSAGアドレス信号
のA0ビットが状態を変化する毎に交互に各DRAMコントロ
ーラに送り続けられる。MPU I/Fポート（42）は、SAGア
ドレス列の最後のアドレス信号を発生すると、ステート
マシン（100）にEOM信号を送る。EOM信号を受けてから
最初のEOW信号を受けると、ステートマシン（100）はAN
Dゲート（13）及び（132）への出力信号を停止して、DR
AMコントローラへの要求信号の供給を停止する。

第７図は第４図の表示I/Fポート（44）の詳細なブロ
ック図であり、第１図の波形メモリ（16）から表示コン
トローラ（18）までのデータの流れを制御する非同期型
の読出ステートマシン（S.M.）（134）と、表示コント
ローラ（18）からのデータの流れを制御して波形メモリ
（16）に書込む非同期型の書込ステートマシン（S.M.）
（136）を内蔵している。第５図のMPU I/Fポート（42）
の発生するSAGアドレス信号を用いて、波形メモリ（1
6）に対して読出し及び書込みの両方のアクセスを実行
する。SAGアドレス信号のA0ビットは、偶数又は奇数の
どちらのDRAMバンクをアクセスするかを指定する信号で
あり、ANDゲート（138）及び（144）に直接入力され、
反転器（142）及び（148）を介して信号がANDゲート（1
40）及び（146）に夫々入力される。ANDゲート（138）
の出力は奇数DRAMコントローラ（46）にメモリ読出要求
を指示するOREQ（Ｒ）信号であり、他方、ANDゲート（1
40）の出力は偶数DRAMコントローラ（48）にメモリ読出
要求を指示するEREQ（Ｒ）信号である。ANDゲート（14
4）及び（146）の出力は、夫々OREQ（Ｗ）信号及びEREQ
（Ｗ）信号であり、各DRAMコントローラにメモリ書込要
求を指示する。

表示コントローラ（18）は、波形メモリ（16）からの
データ受信が可能な場合には、読出S.M.（134）にAVAIL
信号を出力する。その後、表示コントローラ（18）への
データ送信はMPU I/Fポート（42）から読出S.M.（134）
に入力するSTART（READ）信号によって開始される。こ
のSTART（READ）信号を受けると、読出S.M.（134）はAN
Dゲート（138）及び（140）に入力する信号を高にし
て、MPU I/Fポート（42）の発生するSAGアドレス信号の
A0ビットの状態に応じて両ANDゲートの一方がDRAMコン
トローラに対しOREQ（Ｒ）又はEREQ（Ｒ）を出力するよ
うにする。この要求信号を受ける偶数又は奇数のDRAMコ
ントローラがこの要求を許可して表示コントローラ（1
8）に接続されたデータバス（DIS DATA）上にSAGアドレ
ス信号によって指定されたデータを出力すると、そのDR
AMコントローラはEOW（EVEN）信号又はEOW（ODD）信号
を発生してORゲート（150）に入力として供給する。こ
れに応じて、ORゲート（150）は表示コントローラ（1
8）にACK信号を送り、データバス上のデータを表示コン
トローラ（18）に読込ませる。このACK信号は読出S.M.
（134）にも入力し、読出S.M.（134）はANDゲート（13
8）及び（140）に入力する信号を低にして、EREQ（Ｒ）
又はOREQ（Ｒ）を停止させ、その後、表示コントローラ
（18）からのAVAIL信号を監視する。このAVAIL信号が出
力されると、表示コントローラ（18）が別のデータの受
信準備ができたことを示しているので、読出S.M.（13
4）は両びANDゲート（138）及び（140）への信号に高に
して、別の要求信号を出力させる。この処理はMPU I/F
ポート（42）がSAGアドレス列の最後のアドレス信号を
発生するまで継続し、その時点でMPU I/Fポート（42）
は読出S.M.（134）にEOM信号を送る。ORゲート（150）
からその次のACK信号出力を検出すると、読出S.M.（13
4）はOREQ（Ｒ）信号及びEREQ（Ｒ）信号の出力を停止
する。

表示コントローラ（18）が波形メモリ（16）に書込む
為にデータをMMU（14）に送る時には、表示コントロー
ラ（18）はMMU（14）へのデータバス上にそのデータを
出力し、書込S.M.（136）に入力するREQ信号を出力す
る。その後、書込S.M.（136）は割込信号（INT3）をMPU
（24）に送り、MPU（24）にSAGの読出動作を開始させ
る。その後、MMU（14）へのデータ送信はMPU I/Fポート
（42）から書込S.M.（136）に入力するSTART（WRITE）
信号によって開始される。このSTART（WRITE）信号を受
けると、書込S.M.（136）はANDゲート（144）及び（14
6）への信号を高にして、両ANDゲートの一方からSAGア
ドレス信号のA0ビットの状態に応じて偶数又は奇数のDR
AMコントローラに対しEREQ（Ｗ）又はOREQ（Ｗ）を出力
させる。この要求信号を受けるDRAMコントローラは、そ
の書込み要求を許可して表示コントローラ（18）からデ
ータバス上にデータを読出した後に、DRAMコントローラ
はEOW信号をORゲート（150）に送り、ORゲート（150）
はACK信号を表示コントローラ（18）に送り、データバ
ス上に他のデータワードを出力させ、且つREQ信号を再
び出力させる。このACK信号は書込S.M.（136）にも入力
し、書込S.M.（136）はACK信号を検出すると、ANDゲー
ト（144）及び（146）への出力信号を低にしてOREQ
（Ｗ）信号又はEREQ（Ｗ）信号の出力を停止させ、その
後、表示コントローラ（18）からのREQ信号を監視す
る。このREQ信号を再び入力すると、表示コントローラ
（18）は別のデータワードを送信する準備ができている
ことを示しているので、書込S.M.（136）はANDゲート
（144）及び（146）への出力を再び高にして、DRAMコン
トローラに対して別の要求信号OREQ（Ｗ）又はEREQ
（Ｗ）を再び出力させる。この処理は、MPU I/Fポート
（42）がSAGアドレス列の最後のアドレスを発生するま
で継続し、その時点でMPU I/Fポート（42）はEOM信号を
書込S.M.（136）へ送る。その次のACK信号を検出後、書
込S.M.（136）はOREQ（Ｗ）信号及びEREQ（Ｗ）信号の
出力を停止させる。

第４図の奇数及び偶数のDRAMコントローラ（46）及び
（48）は同じものなので、ここでは奇数DRAMコントロー
ラ（46）についてのみ詳しく説明する。第８図は第４図
の奇数DRAMコントローラ（46）の詳細なブロック図であ
る。これに内蔵された調停回路（151）は第４図のFF（5
4），デジタイザI/Fポート（40）,MPU I/Fポート（4
2），及び表示I/Fポート（44）が夫々出力するOREQ信号
を受ける。調停回路（151）は、SYSCLK信号によってク
ロック駆動され、且つシステムリセット信号（SRST）に
よってリセットされるステートマシンであり、入力する
要求信号に応じて６種のメモリアクセス要求信号の中か
ら１種の出力を発生する。１出力の要求信号（RFRSH）
はリフレッシュ・ステートマシン（RSM）（152）に入力
し、このRSM（152）はRFRSH信号の入力に応じて奇数メ
モリバンク（16a）のリフレッシュを開始する。調停回
路（151）の別の出力要求信号（RMPU）はステートマシ
ン（MPUSM）（154）に入力し、このMPUSM（154）は第４
図のMPU I/Fポート（42）からの読出要求又は書込要求
による奇数メモリバンク（16a）のアクセスを制御す
る。調停回路（151）が出力する残りの４種の要求信号
（RDIG,WDIG,RDIS及びWDIS）は第３のステートマシン
（GPSM）（156）に入力し、このGPSM（156）は第４図の
デジタイザI/Fポート（40）及び表示I/Fポート（44）か
ら出力されるメモリ読出要求信号及びメモリ書込み要求
信号に応じた奇数メモリバンク（16a）のアクセスを制
御する。これらステートマシン（152），（154）及び
（156）は全てシステムクロック（SYSCLK）によってク
ロック駆動され、システムリセット信号（SRST）によっ
てリセットされる。

第４図のMPU I/Fポート（42）からのMPU ADDRビットA
2乃至A17及びSAG ADD線A1乃至A16と、デジタイザI/Fポ
ート（40）からのDIG ADDR線A1乃至A16と、リフレッシ
ュステートマシン（152）からの８本のアドレス線A1乃
至A8は、56×８のアドレス・マルチプレクサ（MUX）（1
58）に入力している。アドレスMUX（158）は、３種の16
ビット入力アドレス信号の中の１種の上位側８ビット又
は下位側８ビット、或いはリフレッシュ・ステートマシ
ン（152）からの８ビット入力アドレス信号を選択し
て、第２図の奇数DRAMバンク（16a）の各DRAMチップに
接続されたアドレスバス（15）上に出力する。MPU ADDR
のA0及びA18のビットと、SAG ADDRのA17ビットと、DIG
ADDRのA17ビットは、ステートマシン（154）及び（15
6）の出力するCAS（列アドレス・ストローブ）信号と共
にCASデコーダ（164）に入力する。CASデコーダ（164）
は、入力信号の状態に従って、第２図のDRAMバンクの列
アドレス・ストローブ信号HHCAS^＊,HLCAS^＊,LHCAS^＊及
びLLCAS^＊を出力する。デジタイザI/Fポート（40）に対
して入出力する16本のDIG DATA線と、MPU I/Fポート（4
2）からの16本のMPU DATA線と、表示I/Fポート（44）か
らの16本のDIS DATA線は、双方向データマルチプレクサ
として機能するバッファ回路（166）を介して、奇数DRA
Mバンク（16a）のデータ線（17）と選択的に接続する。

調停回路（151）はリフレッシュ要求に対し最高優先
順位を与える。調停回路（151）は、OREQ（REFRESH）信
号を検出すると、RFRSH信号をリフレッシュ・ステート
マシン（152）へ送り、その後、リフレッシュ・ステー
トマシン（152）はアドレス制御信号（ACON）をアドレ
スMUX（158）に送って、リフレッシュ・ステートマシン
（152）からの８本のアドレス線A1乃至A8を選択させ
る。その後、リフレッシュ・ステートマシン（152）は
アドレスMUX（158）を介して奇数DRAMバンク（16a）に
一連のメモリアドレス信号を送ると共に一連のRAS（行
アドレス・ストローブ）信号をNORゲート（160）に送
る。その後、NORゲート（160）は奇数メモリバンク（16
a）のDRAM（32）乃至（39）の各チップにRAS^＊信号を供
給し、各アドレスの変化後に各DRAMチップをリフレッシ
ュする。

調停回路（151）はMPU I/Fポート（42）からのOREQ
（MPU）信号に２番目の優先順位を与える。リフレッシ
ュ要求がない時にMPU I/Fポート（42）からOREQ（MPU）
信号を受けると、調停回路（151）はRMPU信号をステー
トマシン（MPUSM）（154）に送る。第５図のMPU I/Fポ
ート（42）から出力されたREAD信号及びWRITE信号もス
テートマシン（154）に入力し、メモリアクセス動作と
して読込み又は書込みのどちらを実行するかを指示し、
且つそのアクセスを８ビット又は16ビットのどちらのデ
ータワードで行うかも指示する。RMPU信号を受けると、
ステートマシン（154）はREAD信号及びWRITE信号が読込
又は書込のどちらの動作を指示したかに応じて、続／書
制御（R/W^＊）信号を出力又は停止させる。このR/W^＊信
号はNORゲート（162）に入力し、NORゲート（162）はWR
ITE^＊制御信号を奇数DRAMバンク（169）に送る。ステー
トマシン（154）はアドレスMUX（158）にアドレス制御
（ACON）信号も送り、アドレスMUX（158）はMPU ADDR線
上の下位側８ビットをADDRバス（15）に出力して、奇数
DRAMバンク（16a）に送る。その後、ステートマシン（1
54）はRAS信号をNORゲート（160）に入力してDRAMバン
クの行アドレス・ストローブ（RAS^＊）信号を出力させ
る。その後、ステートマシン（154）はアドレスMUX（15
8）を切換えて、MPU ADDR線上の上位側８ビットのアド
レス信号をADDRバス（15）上に出力して奇数DRAMバンク
（16a）に送る。更に、ステートマシン（154）は２つの
単一ビット方向制御信号（DIR）の中の一方をバッファ
回路（166）に送り、読込データ又は書込データを送信
する為のDRAMデータバス（DATA）（17）にMPU DATAバス
を接続する。データの流れる方向はステートマシン（15
4）に入力するREAD信号及びWRITE信号の状態によって決
まる。ステートマシン（154）はそれから、CAS信号をCA
Sデコーダ（164）に送る。このCAS信号とA0ビット及びA
18ビットの状態によって、CASデコーダ（164）はMPU（2
4）がアクセスする８ビット又は16ビットのメモリ格納
位置の列アドレス・ストローブに適した１つ又は２つの
CAS^＊信号を出力する。ステートマシン（154）からのWR
ITE^＊信号が出力状態ならば、奇数DRAMバンクはメモリ
から８ビット又は16ビットのデータをデータバス（17）
上に読出し、WRITE^＊信号が停止状態ならば、奇数DRAM
バンクはデータバス（17）上の８ビット又は16ビットの
データをメモリに書込む。CAS信号を出力後、ステート
マシン（154）は第５図のMPU I/Fポート（42）へREADY
信号を送り、メモリ読出動作の場合にはデータバス上に
データが出力されたことを示し、或いはメモリ書込動作
の場合にはデータがメモリに書込まれたことを示す。

ステートマシン（156）は、RDIG信号を受けるとアド
レスMUX（158）にアドレス制御（ACON）信号を送り、ア
ドレスMUX（158）はDIG ADDR線上の下位側８ビットをAD
DRバス（15）上に出力して奇数DRAMバンクに送る。更
に、ステートマシン（156）はNORゲート（162）へR/W^＊
信号を出力して、WRITE^＊信号を停止状態にさせる。そ
の後、ステートマシン（156）はRAS信号をNORゲート（1
60）に送り、RAS^＊信号たを出力させて奇数DRAMバンク
（16a）の行アドレスをストローブする。その後、ステ
ートマシン（156）はアドレスMUX（158）を切換えて、D
IG ADDR線上の上位側８ビットをADDR線（15）上に出力
して奇数DRAMバンクに送ると共に、４つの単一ビットDI
R信号の中の１つをバッファ（166）に送り、DIG DATA線
をDATAバス（17）に接続してデータ読込動作を可能にす
る。その後、ステートマシン（156）はCAS信号をCASデ
コーダ（164）に入力し、CASデコーダ（164）はDIG ADD
Rバス上のA17ビットの状態に応じて、HHCAS^＊及びHLCAS
^＊信号、或いはLHCAS^＊及びLLCAS^＊信号を出力する。CA
Sデコーダ（164）の出力は奇数DRAMバンクの列アドレス
をストローブし、その結果、奇数DRAMバンク（16a）は
アドレス指定されたデータをDATAバス（17）上に出力す
る。その後、ステートマシン（156）は第４図のデジタ
イザI/Fポート（40）にEOW信号を送り、DATAバス（17）
にデータが出力されたことを示す。

ステートマシン（156）は、RDIS信号かRDIG信号かWDI
G信号のどれかを受けると、アドレスMUX（158）にアド
レス制御（ACON）信号を送り、アドレスMUX（158）はSA
G ADDRバス上の下位側８ビットをADDRバス（15）上に出
力して奇数DRAMバンクに送る。RDIS信号を受けた場合、
ステートマシン（156）はR/W^＊信号を出力してNORゲー
ト（162）に送り、NORゲート（162）にWRITE^＊信号を停
止させる。その後、ステートマシン（156）はRAS信号を
NORゲート（160）に送り、NORゲート（160）はRAS^＊信
号を出力して奇数DRAMバンクの行アドレスをストローブ
する。その後、ステートマシン（156）はアドレスMUX
（158）を切換えてSAG ADDR線上の上位側８ビットをADD
Rバス（15）上に出力し、奇数DRAMバンク（16a）に送
る。その後、ステートマシン（156）は４つの単一ビッ
トDIR信号の中の適当な１つのDIR信号をバッファ（16
6）に送り、RDIS信号,RDIG信号，又はWDIG信号のどれが
入力したかに応じてDIG DATA線又はDIS DATA線をDRAMバ
ンクのDATA線（17）に接続し、データ読込動作又はデー
タ書込動作を可能にする。ステートマシン（156）はCAS
信号をCASデコーダ（164）に入力し、CASデコーダ（16
4）はSAG ADDR線上のA17ビットの状態に応じてHHCAS^＊
及びHLCAS^＊信号、或いはLHCAS^＊及びLLCAS^＊信号を出
力する。CASデコーダ（164）の出力は奇数DRAMバンク
（16a）の適当なチップの列アドレス・ストローブを行
い、この奇数DRAMバンクに対してメモリ読出し或いはDA
TAバス（17）上のデータの書込みをするように指示す
る。その後、ステートマシン（156）はEOW（ワード終
了）信号をデジタイザI/Fポート（40）及び表示I/Fポー
ト（44）に送り、読出要求の場合にはデータがDATAバス
（17）上に読出されたことを示し、書込要求の場合には
データをメモリに書込んだことを示す。

第１図及び第４図に示すように、波形メモリ（16）を
独立してアクセス可能な奇数バンク（16a）及び偶数バ
ンク（16b）に分割した事と、各メモリバンクを独立し
てアクセスするDRAMコントローラ（46）及び（48）を使
用した事により、表示コントローラ（18）,MPU（24）又
はデジタイザ（12）等の中から２つのデータ処理装置が
波形メモリ（16）を同様にアクセスするのを可能にす
る。例えば、デジタイザ（12）及びMPU（24）が夫々同
時に波形メモリ（16）に波形データ列を書込もうとする
と、MMU（14）の中の偶数及び奇数のDRAMコントローラ
（46）及び（48）が交互にメモリバンクのアクセスを実
行して、１メモリアクセス・サイクル中にMPU（24）は
データワードを奇数バンク内の奇数アドレスに書込み、
デジタイザ（12）はデータワードを偶数バンク内の偶数
アドレスに書込む。次のメモリアクセス・サイクル中で
は、MPU（24）はデータ列の次のワードを偶数バンク内
の偶数アドレスに書込み、デジタイザ（12）はデータ列
の次のワードを奇数バンク内の奇数アドレスに書込む。
従って、各データ処理装置は、他のデータ処理装置がメ
モリをアクセスする割合と略無関係にメモリアドレスに
対して連続的にデータ列を読出し又は書込みを実行でき
る。

第9A図は第１図のオシロスコープ（10）の画面（22）
上の代表的な波形表示を示しており、３つのデジタイズ
された波形A,B及びＣと１つの処理済波形Ｄを表示して
いる。例えば、使用者が２つのデジタイズした波形の積
を表わす処理済波形を表示したい場合もあろう。これ
は、例えば２つの入力波形の積に比例した出力波形を発
生するアナログ乗算回路の応答を試験する場合などに役
立つ。これを実行する為に、使用者は乗算器の２つの入
力波形、例えば±１ボルト間を振動する矩形波（波形
Ａ）及び同じ周波数で０乃至＋１ボルト間を振動する三
角波（波形Ｂ）と、この乗算器の出力する三角波（波形
Ｃ）を第１図のデジタイザ（12）の入力端に供給する。
デジタイザ（12）は連続的にこれらの波形をデジタイズ
して、そのデジタル化した波形データ列をMMU（14）に
送り、これら波形データ列は波形メモリ（16）に格納さ
れる。使用者がこれら３つのデジタイズした波形A,B及
びＣをCRT（22）に表示するように指示すれば、MPU（2
4）はMMU（14）を制御して波形メモリ（16）内の適当な
波形データ列を周期的に表示コントローラ（18）に送
り、CRT（22）に波形A,B及びＣを表示させる。入力波形
の１つが変化すれば、デジタイザ（12）が出力するその
波形データも変化し、波形メモリ（16）に格納されたデ
ータを変更することになる。波形表示は周期的に更新さ
れるので、入力波形が変化すると、その後表示波形も変
化することになる。使用者は数式も指定して、次式に従
って処理した波形Ｄを表示する Ｄ＝Ｍ×Ａ×Ｂ ……（１） この式で、Ａは乗算器の入力波形Ａに対応する波形メ
モリ（16）内のデータ列に相当する符号、Ｂは別の入力
波形Ｂに対応するデータ列に相当する符号、Ｄは処理済
波形データ列に相当する符号、Ｍは選択された定数であ
る。この式に従ってMPU（24）はデジタイズした波形デ
ータ列Ａ及びＢの対応するデータの積を計算し、それに
定数（スケール・ファクタ）Ｍを乗算した結果を処理済
波形データ列として波形メモリ（16）に格納する。この
Ｍの値は、例えば制御つまみのような第１図の入力装置
（26）の設定によって決まり、使用者はこの制御つまみ
を用いて被試験乗算器の信号の減衰又は増幅の比率に処
理済み波形Ｄの比率が等しくなるように調整できる。

オシロスコープ（10）に乗算器の入力波形Ａ及びＢと
乗算器の出力波形Ｃに加えて処理済波形Ｄを表示させれ
ば、使用者は乗算器の入出力信号間の関係だけでなく、
実際の出力波形Ｃと予想される出力波形Ｄとの間の偏差
も容易に観測できる。この処理済波形Ｄの表示は周期的
に更新されるので、入力波形Ａ又はＢ、或いは定数Ｍが
変化すると、その変化に応じて処理済波形Ｄも後で変化
する。使用者は制御つまみを調整してＭの値を変化さ
せ、処理済み波形Ｄの振幅が実際の乗算器の出力波形Ｃ
の振幅に一致させることができる。どんな電子回路で
も、その入出力間の伝達関数によってモデル化すること
ができ、且つ種々の数式に従って、格納した波形データ
列を合成するようにMPU（24）をプログラム可能である
ので、オシロスコープ（10）は種々の電子回路の実際の
出力波形と、それに対応する予想波形とを表示すること
ができる。

入力データ列Ａ又はＢが変化した時、或いは使用者が
Ｍの値を変更した時には、MPU（24）が波形メモリ（1
6）から入力波形データを読出して、使用者の定義した
数式に従ってそのデータを処理し、その処理済波形を波
形メモリ（16）に返送するまでにはある程度の時間を要
する。従って、入力波形データの変化、或いは処理済波
形に影響する使用者制御パラメータの変化に応答する処
理済波形データの変更は迅速には実行されない。この再
計算に要する時間は、デジタイザ（12）が波形サンプル
データを発生するのに要する時間及びCRT（22）の表示
更新間隔時間に比較してかなりの長さになることがあ
る。従って、オシロスコープ（10）が入力波形の変化又
は使用者の制御によるパラメータ変更に応じて処理済波
形データを再計算して表示を変更するにはかなりの長い
時間がかかる。

このような表示更新の遅延が障害となることもある。
例えば、使用者が制御つまみを用いて上記（１）式のパ
ラメータＭの値を調整して第9A図の処理済波形Ｄの振幅
を変更しようとする時、表示波形の振幅変化はつまみの
動きに対しかなり遅れるので、使用者はつまみを１回調
整する毎に表示波形が変化するまで持つような調整を何
度も行い処理済波形の振幅を所望レベルに設定しなけれ
ばならない。このような調整過程を経るのは時間の浪
費、且つ煩雑な作業となる。また、入力データ又は使用
者制御のパラメータ変化後に表示された処理済波形デー
タを再計算している間に表示される波形は、部分的に波
形データ変更前の波形と変更後の波形が混在する波形と
なる。この処理済波形のデータが順番に再計算される
と、表示波形の連続区分が画面更新する毎に順次再計算
されるので、表示波形は画面を横切る蛇のような変化を
呈する。

第9B図乃至第9D図は、第9A図の入力波形Ａの振幅の減
少後に処理済波形データ列を順次再計算した場合の波形
表示の変化を連続的に示している。第9B図は矩形入力波
形Ａの振幅減少してから短時間経過後の波形表示を示し
ている。第9A図と比較して、乗算器の入力波形Ａの振幅
及び乗算出力波形Ｃの振幅が減少している。処理済波形
Ｄの表示が第１周期部分だけしか入力波形Ａの変化に対
して変化していないのは、MPU（24）が波形Ｄの第１周
期分の格納波形データ列を再計算及び更新するだけの時
間しか経過していないからである。第9C図は第9B図の表
示時点から短時間後の波形表示を示している。この時点
ではMPUは波形Ｄの第２周期までの表示を再計算及び更
新している。第9D図は、MPUが波形Ｄの第３周期までの
表示を再計算及び更新した直後の表示状態を示してい
る。第9B図乃至第9D図に見られるように、処理済波形Ｄ
の表示更新は画面を横切る蛇のように変化し、このよう
な蛇行変化は観測者にとって目障りなものとなる。

このような表示更新の際の蛇行変化を除去し、処理済
波形の全長に亘る変化を観測者に迅速に表示する為に、
本発明によれば、各「等価時間計算パス」期間中に連続
的に処理済波形データが再計算される。各等価時間計算
パス時間中に、表示波形データ列のＮ個のデータ毎に再
計算が実行される。各計算パス期間中に再計算される第
１波形データが選択されて、波形データ列の各データが
Ｎ回の計算パスに１回ずつ計算されるので、Ｎ回の等価
時間計算パス実行後、波形表示は完全に更新されること
になる。

第10A図乃至第10D図は第9A図乃至第9D図と同様に入力
波形Ａの変化に対する表示波形の変化状態を示している
が、異なるのはこれらの処理済み波形Ｄは、第9A図乃至
第9D図のように順次（シーケンスシャル）式の計算方法
ではなく、等価時間計算パスを利用して再計算されてい
るということである。第10A図は乗算器の入力波形Ａが
変化する前の波形Ａ乃至Ｄの表示状態を示している。第
10B図はMPUが第１等価時間計算パスを実行直後の波形表
示を示している。デジタイズされた波形Ａ及びＣの変化
に応じてこれらの波形表示が変化し、処理済波形Ｄの表
示は、第１等価時間計算パス期間中にＮ個のデータ毎に
１個のデータが再計算されていので処理済波形Ｄは部分
的に更新されている。処理済波形の全てのデータ点が再
計算されるのはその後の等価時間計算パスが実行されて
からなので、この再計算されたデータ点は入力波形Ａの
変化後の処理済波形の概略波形（変化後波形D2）を形成
している。この波形データが再計算されるにつれて、変
化前波形D1の表示点は次第に消滅し、波形D1は視界から
消え始める。

第10C図は、MPU（24）が更に数回の等価時間計算パス
を実行後の波形Ｄの表示状態を示している。この時点で
は、波形Ｄのデータ点の約半数が再計算されている。変
化前波形D1及び変化後波形D2は略同数のデータ点から成
るので、略同じ密度で表示されている。第10D図は最後
の（Ｎ回目の）投写型カラー画像表示装置時間計算パス
の実行前の波形Ｄの表示状態を示しており、変化後波形
D2は殆んど実線のように表示点で満たされ、他方変化前
波形D1の略視界から消えかけている。次の計算パスの実
行後、波形D2は完全な実線となり、波形D1は消去され
る。従って、本発明による等価時間計算パスを用いて処
理済波形のデータを再計算すれば、波形更新の際に現わ
れる蛇行変化は除去され、変化後波形の表示全体が次第
に濃くなり、変化前波形の表示全体が次第に薄くなる。
このような表示波形の濃淡変化は順次処理の場合の蛇行
変化に比較して遥かに観測者にとって支障がなくなる。
その上、この表示更新の等価時間計算パスの方法によれ
ば、使用者は入力波形データの変化の殆んど直後に変化
後波形全体の概略波形D2（第10B図）のような概略波形
を観測できる。

Ｎの値によって波形データ列を完全に再計算するのに
要する計算パスの数が決まり、各計算パスの期間が表示
更新の周期よりも短くなるようにＮの値を選ぶのが好適
である。こうすることによって、更新波形全体の概略波
形は第１計算パス期間中に計算されるデータによって大
体決まり、従って波形を定義している式のパラメータの
変化後、１回か２回の画面更新によってこの概略波形を
確実に表示することができる。この高速表示される概略
波形によって使用者は、全ての処理済波形データが再計
算された後に最終的に表示される波形かどうなるかを示
す波形フィードバックを実際に目で監視できる。各計算
パスの期間を表示更新の周期と略等しくなるようにＮの
値を調整すると、表示更新の間に再計算される波形デー
タの量は最大となる。

各計算パス期間に連続的に再計算される第１データの
処理済波形データ列内での位置は擬似ランダムに選択さ
れるので、一連の波形表示点の更新順序は観測者にはな
かなか判らない。各画面更新の間には等価時間計算パス
を用いることによって波形更新の際に画面を横切る蛇行
変化を除去すると共に、各計算パスの第１データを擬似
ランダムに選択することによって波形の連続している更
新区分の蛇行変化或いは他の目障りなパターンの発生を
除去している。

第11図は、第１図のMPU（24）が等価時間パスを用い
て処理済波形データを再計算する際に各計算パスの開始
データを擬似ランダムに選択する為のプログラムの流れ
図である。Ｋ個の計算済データ値の列で表わされた波形
にとって、第11図の変数Ｊは波形データ列の位置を０か
らＫ−１までの値で示す。ここで、波形データ列の第１
データはＪ＝０の位置にあり、波形データ列の最後のデ
ータはＪ＝Ｋ−１の位置にある。この波形データ列の全
データを再計算するに要する等価時間計算パスの数を定
数Ｎで表わす。等価時間計算パス期間中に再計算される
第１波形データの波形データ列の位置は変数STARTPOINT
によって示され、波形データ列の位置Ｊの波形データの
計算値は変数WFM（Ｊ）で示される。この計算処理はブ
ロック（51）で開始し、その後ブロック（53）で変数ST
ARTPOINTが０に初期化される変数Ｊは変数STARTPOINTと
等しく設定され〔ブロック（55）〕、そして波形データ
列の位置Ｊに於ける波形データの値WFM（Ｊ）は使用者
の決めた数学的表現に従ってブロック（57）で計算され
る。ブロック（59）ではＪの値はＮの値だけ増加され、
ブロック（61）でＪの値がＫの値よりも小さければ、処
理はブロック（57）に戻って新しいデータ列の位置Ｊで
の波形データ値WFM（Ｊ）が計算される。Ｊは再びブロ
ック（59）でＮだけ増加され、以下WFM（Ｊ）の計算処
理及びＪをＮだけ増加する処理がＪの値がＫの値以上に
なって等価時間計算パスが１回完了したことが示される
まで断続される。その後、ブロック（63）では変数STAR
TPOINTに新しい値が設定され、ブロック（55）からＪの
値がこの新しいSTARTPOINTの値に設定されて、別の等価
時間計算パスが開始される。

ブロック（63）の式は、各等価時間計算パスがた終る
毎にSTARTPOINTの値を変更することにより、各計算パス
の期間毎に順次再計算される第１データの波形データ列
上の位置を擬似ランダムに選択するように設計されてい
る。この結果、更新された波形が次台に明瞭に現われる
のを観測している使用者は、波形データの表示点が次第
に満たされていく過程で何ら明らかなパターンを知覚す
ることがない。具体的には、ブロック（63）では次の式
に従って変数STARTPOINTの新しい値が設定される。

STARTPOINT＝（STARTPOINT＋RPRIME（Ｎ））MODULO N この式によれば、変数STARTPOINTの新しい値は次のステ
ップに従って計算される。

1. STARTPOINTの古い値と数値RPRIME（Ｎ）とを加算す
る。

2. その加算値をＮで割算する。

3. STARTPOINTの値をステップ２の余り（剰余）の値に
設定する。

上記MODULO Nという表現は、後の２つのステップを示
している。RPRIME（Ｎ）の値がＮが４より小さければ１
である。Ｎの値が４以上になると、RPRIME（Ｎ）の値は
Ｎの値と互いに素な整数（relative primes）の集合か
ら選択される。ここで言うＮと互いに素な整数とは、Ｎ
より小さな正の整数の中で１以外にＮとの公約数を持た
ない整数のことである。例えば、数値10の互いに素な整
数は3,7,及び９である。数値２及び５は10を割り切るこ
とができるから互いに素な整数ではない。数値4,6,及び
８も２の倍数で且つ２は10を割り切れるので互いに素な
整数ではない。他の例として、１及び11間の全整数（２
から10まで）が11と互いに素な整数であるのは２から10
までの数値では11を割り切れないからである。

RPRIME（Ｎ）がＮと互いに素である時、第11図の流れ
図のアルゴリズムによって、第１波形データ列のＮ個の
位置から各々１つの位置のデータを第１として選択し、
Ｎ回毎の等価時間計算パス期間中に再計算される。例え
ば、計算済の波形が100個のデータ点から成り、その波
形が10回の計算パス毎に完全に再計算されるとすると、
Ｎ＝10及びＫ＝100となる。また、RPRIME（10）として1
0と互いに素な整数７が選択されているものとする。第
１計算パスの期間中、MPUは最初にＪ＝０の位置の波形
データを再計算し、その後、Ｊ＝10,20,30‥‥90の位置
の波形データを順次再計算する。その後ブロック（63）
では、０＋７を10で割った時の余りが７となるので、変
数STARTPOINTが７に設定される。その後、次の計算パス
の期間中にＪ＝7,17,27,37‥‥97の位置のデータが順次
計算される。その後、変数STARTPOINTは４（７＋７を10
で割った余り）に設定され、次の計算パスがブロック
（55）から開始される。以上の処理が継続するにつれ
て、10回の計算パスの開始データ点の位置（変数STARTP
OINTの値）は0.7,4,1,8,5,2,9,6,3のような順序で選択
されていく。０から９までの全ての整数が開始点として
選択され、重複している数値が１つもないことに留意さ
れたい。RPRIME（Ｎ）の値としてＮと互いに素な整数を
選択することにより、０からＮ−１までの各整数が、Ｎ
回の計算パス中に１回ずつ開始点として選択され、それ
によって波形データ列の全てのデータ点はＮ回の計算パ
ス中に１回ずつ計算されることになる。

表示波形に沿った各区分内のＮ個のデータ点を擬似ラ
ンダムな順序で計算するように各計算パスの開始点を選
択することにより、再計算された波形が次第に明瞭にな
るのを観測している使用者は波形の各区分が満たされて
いく過程で何ら気になるパターンによって悩まされるこ
とがないという利点がある。数値Ｎの殆んどは２つ以上
の互いに素な整数を有しており、RPRIME（Ｎ）の値とし
てより良い選択をすることにより、波形生成をよりラン
ダムにすることができる。次の表１は１から100までの
Ｎの値に対するRPRIME（Ｎ）の値の実用的な選択値の表
である。

この表１のデータは第１図のROM（30）に格納されて
おり、この格納されたデータから波形の計算パス期間中
にRPRIME（Ｎ）の値が読出される。表１のRPRIME（Ｎ）
の値は対応している数値Ｎの全ての互いに素な整数のテ
ストにより選択されている。即ち、最初に開始点列のラ
ンダム性についての変位ストを行い、次にランダム性の
方向テストを行って選択している。この変位テストで
は、各開始点とそれに最も近い以前の開始点との間の差
を合計し、この合計値がランダム性の測定尺度になる。
例えば、Ｎ＝10は互いに素な整数3,7及び９を有する。R
PRIME（10）として３を選択した場合には、第11図の流
れ図に従って選択される開始点位置の列は0,3,6,9,2,5,
8,1,4,7の順序となる。各開始点の位置とそれに最も近
い以前の開始点の位置との間の差は3,3,3,1,1,1,1,1,1
となる。従って、変位テストによればこれらの偏差の和
15という値がこの開始点位置列のランダム性を表わすこ
とになる。RPRIME（10）として７を選択した場合には、
開始点位置列は0,7,4,1,8,5,2,9,6,3となり、各開始点
位置とそれに最も近い以前の開始点位置との差は7,3,3,
1,1,1,1,1,1となり、これら偏差の総和は19となる。従
って、RPRIME（10）として、３よりも７を選択した方が
よりランダム性を有する開始点位置列を生成できること
になる。また、このことは各々の互いに素な整数から作
られた開始点位置列を見比べてみれば、容易に確認でき
よう。

変位テストを実施した結果、２つ以上の互いに素な整
数について同じランダム性を示す値が得られた場合に
は、それらの整数についてのランダム性は更に方向テス
トに従ってテストされる。即ち、開始点位置列が進むに
つれて、開始点位置が増加する時にはカウンタの計数値
を１ずつ増加させ、開始点位置が減少する時にはカウン
タの計数値を１ずつ減少させる。このようにして開始点
位置列の各開始点位置を検査後、カウンタの計数値の絶
対値が最小となるような互いに素な整数を採用して、最
もランダム性を有する開始点位置列を作成する。例え
ば、開始点位置列（0,7,4,1,8,5,2,9,6,3）から得られ
る計数値変化は（＋1,−1,−1,＋1,−1,−1,＋1,−1,＋
１）となり、方向テストの総合計数値は−１となる。こ
の方向テストによれば、この被テスト列は方向テストの
総合計数値が−１より小さいか又は＋１より大きくなる
数列よりも、ランダム性が高いということになる。表１
に示したRPRIME（Ｎ）の値は、変位テスト及び方向テス
トのランダム性のテストにより開始点位置列のランダム
性を最大にするように選択したものである。

デジタイズされた入力波形データの変化後、上述の等
価時間波形計算方法に従って処理済波形表示の更新を実
行中には、第10C図の波形DI及びD2のような部分に表示
点で満たされた２つの波形が波形データの再計算が全て
完了するまで表示されている。使用者がつまみ又は他の
入力装置の設定を変えて、処理済波形データを計算する
例えばの数式のパラメータの値を変更した時、変化前の
波形D1の表示は数式のパラメータの変化後すぐに削除さ
れる。第１図のオシロスコープ（10）に於て、特定の波
形データ点の値が特定の符号8000h（ｈは16進数を示
す）に設定された場合、表示コントローラ（18）はその
波形上のその点の表示を消してしまう。従って、処理済
波形データ列のデータを全て8000hに設定して表示コン
トローラ（18）に送れば、表示コントローラ（18）はCR
T（22）上のその波形表示を消去してしまう。使用者が
処理済波形データを計算する数式に影響する入力装置
（26）の設定を変更したとMPU（24）が判断すると、MPU
（24）はすぐに波形メモリ（16）の各アドレスに8000h
のデータを送り、各データ列の現在の値を8000hに設定
する。MPU（24）はデータを波形メモリ（16）から読出
す必要がなく、且つ計算する必要もないので、各波形デ
ータ点を再計算するよりも遥かに迅速にデータを8000h
に設定できる。その後、波形メモリ（16）内の波形デー
タ列が表示コントローラ（18）に送られ、表示コントロ
ーラ（18）は次の表示更新サイクル期間中に波形表示を
消してしまう。

その後、MPU（24）はつまみの設定変化を説明するた
めに上述した等価時間計算方法に従って波形データ列を
再計算し始め、各データ点が再計算されるにつれて波形
メモリ（16）に格納された消去符号（8000h）は再計算
データに置換される。クロック等価時間計算パスが完了
する毎に、波形メモリ（16）に格納された波形データ列
は表示コントローラ（18）に送られ、それからこれまで
に再計算されたデータ点が表示されて波形表示が更新さ
れる。互って、使用者がつまみや他の入力装置（26）の
設定を変更した場合には、影響を受ける波形表示はすぐ
に消去され、その後、波形が再計算されるにつれてその
波形がゆっくりと再現される。第10B図乃至第10D図を参
照すると、波形Ｄの変化が入力波形の変化ではなく、制
御つまみの設定変化によって起こる場合には、その設定
変化直後に変化前波形D1の表示は消去され、その結果、
使用者はより容易に変化後波形D2の概略波形を迅速に確
認できるようになる。

従って、本発明の波形データ表示の更新方法によれ
ば、波形表示の更新の間に実行される等価時間計算パス
の期間中に波形データを再計算することにより、デジタ
ルオシロスコープに表示した計算済波形の変化を高速に
表示することが可能である。波形の変化は第１計算パス
の実行後にオシロスコープの画面上に表示される概略波
形によって明示され、この概略波形は各計算パスが実行
される毎に次第に満たされていく。各計算パスの開始点
位置が擬似ランダムになるように調整することにより、
この概略波形を満たしていく順序に関して目障りなパタ
ーンは生じない。使用者が入力装置の設定を変更する
と、すぐに変化前波形の表示を消去することにより、変
化後波形の最初に現われる概略波形をより簡単に観測で
きる。

本発明の好適実施例について説明してきたが、本発明
はこの実施例のみに限定されるものではなく、本発明の
要旨から逸脱せずに種々の変形及び変更を実施し得るこ
とは当業者には明白である。

〔発明の効果〕

本発明の波形表示装置は、画面上に表示された波形を
所定の数式に従って計算した新しい波形で更新する際
に、波形データ列の離散的な位置の複数のデータの値を
計算し、計算済データで元のデータ値を書き換える計算
パスを繰り返し、各計算パス毎に異なる離散的位置のデ
ータを選択するようにしたので、従来のような目標りな
蛇行変化のパターンを生じることがない。また、各計算
パス毎に新しい波形の複数の離散的データの計算及び表
示が実行されるので、新しい波形の全体の概略波形が迅
速に表示される。更に、各計算パス毎に選択する離散的
な複数のデータの中の最初の計算データを擬似ランダム
に選択することによりパターン化されない尚一層自然な
波形更新表示を行うことが出来る。

【図面の簡単な説明】

第１図は本発明に係るデジタルオシロスコープ（波形表
示装置）（10）のブロック図、第２図は第１図の波形メ
モリ（16）の奇数バンク（16a）のブロック図、第３図
は第１図のMMU（14）と波形メモリ（16）,MPU（24），
表示コントローラ（18）及びデジタイザ（12）との間の
相互接続を表わすブロック図、第４図は第３図のMMU（1
4）の詳細なブロック図、第５図は第４図のMPU I/Fポー
ト（42）の詳細なブロック図、第６図は第４図のデジタ
イザI/Fポート（40）の詳細なブロック図、第７図は第
４図の表示I/Fポート（44）の詳細なブロック図、第８
図は第４図の奇数DRAMコントローラ（46）の詳細なブロ
ック図、第9A図乃至第9D図は従来のシーケンシャル処理
に基づくオシロスコープの表示状態の変化を順次示した
図、第10A図乃至第10D図は本発明の波形表示装置の表示
状態の変化を順次示した図、第11図は擬似ランダムにデ
ータ点を選択する等価時間計算方法のコンピュータプロ
グラムの流れ図である。 （18）は表示手段、（24）は計算手段（MPU）である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】連続する記憶位置に波形データ列の複数の
   データを記憶する波形メモリと、 該波形メモリから上記波形データ列のデータを順次受け
   て、画面上の波形表示を周期的に更新する表示手段と、 所定の数式に従って、上記波形メモリの離散的な記憶位
   置に記憶された複数のデータの値を計算し、これらの計
   算済データ値で上記波形データ列の元のデータ値を書き
   換える計算パスを繰り返し実行する計算手段とを具え、 該計算手段は、各計算パス毎に上記波形データ列上で略
   一様に分布する複数の異なる離散的位置のデータを選択
   することを特徴とする波形表示装置。
2. 【請求項２】上記計算手段は、各計算パス毎に選択する
   上記波形データ列の離散的な複数のデータの中の最初に
   計算するデータを疑似ランダムに選択することを特徴と
   する特許請求の範囲第１項記載の波形表示装置。