JPH05256879A - ピーク検出回路 - Google Patents
ピーク検出回路Info
- Publication number
- JPH05256879A JPH05256879A JP5247792A JP5247792A JPH05256879A JP H05256879 A JPH05256879 A JP H05256879A JP 5247792 A JP5247792 A JP 5247792A JP 5247792 A JP5247792 A JP 5247792A JP H05256879 A JPH05256879 A JP H05256879A
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- JP
- Japan
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- output
- input
- terminal
- clock
- detection circuit
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Abstract
(57)【要約】
【目的】 本発明はピーク検出回路に関し、ディジタル
オシロスコープのオートセットアップ機能を実現するた
めに必要なピーク検出回路をトリガ検出回路と回路を共
用することにより実現することにある。 【構成】 入力測定信号の立ち上がりエッジ及び立ち下
がりエッジを検出してトリガ信号を出力するトリガ検出
回路にＤ形ラッチと制御部を付加し、Ｄ形ラッチでトリ
ガ検出回路の信号の一部をラッチし、制御部でトリガ検
出回路を制御するとともにトリガ検出回路のトリガ信号
出力及びＤ形ラッチの出力データに基づいてピーク検出
データを出力するように構成されたものである。
オシロスコープのオートセットアップ機能を実現するた
めに必要なピーク検出回路をトリガ検出回路と回路を共
用することにより実現することにある。 【構成】 入力測定信号の立ち上がりエッジ及び立ち下
がりエッジを検出してトリガ信号を出力するトリガ検出
回路にＤ形ラッチと制御部を付加し、Ｄ形ラッチでトリ
ガ検出回路の信号の一部をラッチし、制御部でトリガ検
出回路を制御するとともにトリガ検出回路のトリガ信号
出力及びＤ形ラッチの出力データに基づいてピーク検出
データを出力するように構成されたものである。
Description
【０００１】
【産業上の利用分野】本発明はピーク検出回路に関し、
更に詳しくは、ディジタルオシロスコープのオートセッ
トアップ機能に用いられる回路の改良に関する。
更に詳しくは、ディジタルオシロスコープのオートセッ
トアップ機能に用いられる回路の改良に関する。
【０００２】
【従来の技術】ディジタルオシロスコープでは、その操
作性を改善するために、オートセットアップ機能を持つ
ものがある。
作性を改善するために、オートセットアップ機能を持つ
ものがある。
【０００３】この機能は、使用者がオートセットアップ
モードを指定することによってディジタルオシロスコー
プ自身が入力信号の振幅及び繰り返し周波数を自動的に
検出し、最適の垂直軸感度設定，垂直軸オフセット設
定、時間軸感度設定，及びトリガレベル設定を行って入
力信号を見易い状態で表示させる機能である。
モードを指定することによってディジタルオシロスコー
プ自身が入力信号の振幅及び繰り返し周波数を自動的に
検出し、最適の垂直軸感度設定，垂直軸オフセット設
定、時間軸感度設定，及びトリガレベル設定を行って入
力信号を見易い状態で表示させる機能である。
【０００４】このようなオートセットアップ機能が有効
に使えるためには、入力信号に対しては、繰り返し性が
あり、ある程度単純な波形であること等が要求される。
そして、ディジタルオシロスコープとしては、高速で失
敗なく動作することが必要であるが、補助機能であるた
め安価であることが要求される。
に使えるためには、入力信号に対しては、繰り返し性が
あり、ある程度単純な波形であること等が要求される。
そして、ディジタルオシロスコープとしては、高速で失
敗なく動作することが必要であるが、補助機能であるた
め安価であることが要求される。
【０００５】
【発明が解決しようとする課題】本発明は、これらの問
題点に鑑みてなされたものであり、その目的は、ディジ
タルオシロスコープのオートセットアップ機能を実現す
るために必要なピーク検出回路をトリガ検出回路と回路
を共用することにより実現することにある。
題点に鑑みてなされたものであり、その目的は、ディジ
タルオシロスコープのオートセットアップ機能を実現す
るために必要なピーク検出回路をトリガ検出回路と回路
を共用することにより実現することにある。
【０００６】
【課題を解決するための手段】このような課題を解決す
る発明は、基準電圧を出力するＤＡコンバータと、一方
の入力端子に入力測定信号が入力されて他方の入力端子
に前記ＤＡコンバータの出力が入力され、クロックのレ
ベルに応じて比較結果をスルー出力またはホールド出力
するラッチングコンパレータと、該ラッチングコンパレ
ータの出力がクロック端子に入力され、入力測定信号の
立ち上がりエッジを検出して第１のトリガ信号を出力す
る第１のＤ形フリップフロップと、前記ラッチングコン
パレータの出力がクロック端子に入力され、入力測定信
号の立ち下がりエッジを検出して第２のトリガ信号を出
力する第２のＤ形フリップフロップと、前記ラッチング
コンパレータの出力がデータ端子に入力され、クロック
のレベルに応じて比較結果をスルー出力またはホールド
出力するＤ形ラッチと、前記ＤＡコンバータに基準電圧
データを出力し、前記ラッチングコンパレータ及びＤ形
ラッチにクロックを出力し、前記各Ｄ形フリップフロッ
プにリセット信号を出力し、前記各Ｄ形フリップフロッ
プ及びＤ形ラッチの出力データに基づいてピーク検出デ
ータを出力する制御部、とで構成されたことを特徴とす
るものである。
る発明は、基準電圧を出力するＤＡコンバータと、一方
の入力端子に入力測定信号が入力されて他方の入力端子
に前記ＤＡコンバータの出力が入力され、クロックのレ
ベルに応じて比較結果をスルー出力またはホールド出力
するラッチングコンパレータと、該ラッチングコンパレ
ータの出力がクロック端子に入力され、入力測定信号の
立ち上がりエッジを検出して第１のトリガ信号を出力す
る第１のＤ形フリップフロップと、前記ラッチングコン
パレータの出力がクロック端子に入力され、入力測定信
号の立ち下がりエッジを検出して第２のトリガ信号を出
力する第２のＤ形フリップフロップと、前記ラッチング
コンパレータの出力がデータ端子に入力され、クロック
のレベルに応じて比較結果をスルー出力またはホールド
出力するＤ形ラッチと、前記ＤＡコンバータに基準電圧
データを出力し、前記ラッチングコンパレータ及びＤ形
ラッチにクロックを出力し、前記各Ｄ形フリップフロッ
プにリセット信号を出力し、前記各Ｄ形フリップフロッ
プ及びＤ形ラッチの出力データに基づいてピーク検出デ
ータを出力する制御部、とで構成されたことを特徴とす
るものである。
【０００７】
【作用】制御部は、各Ｄ形フリップフロップ及びＤ形ラ
ッチの出力データのレベルの組み合わせに基づいて入力
測定信号と基準電圧の大小関係を判別しながらＤＡコン
バータに与える基準電圧データを順次変化させるととも
にピーク検出処理を実行する。
ッチの出力データのレベルの組み合わせに基づいて入力
測定信号と基準電圧の大小関係を判別しながらＤＡコン
バータに与える基準電圧データを順次変化させるととも
にピーク検出処理を実行する。
【０００８】これにより、各Ｄ形フリップフロップから
トリガ信号が出力され、制御部からピーク検出データが
出力される。
トリガ信号が出力され、制御部からピーク検出データが
出力される。
【０００９】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例を示す回路構成
図である。図において、１はラッチングコンパレータで
あり、Ｓ端子には入力測定信号ｓｇが入力され、Ｒ端子
にはＤＡコンバータ６のＡ端子から基準電圧が入力さ
れ、クロック端子Ｇには制御部５のＬ端子からクロック
が入力されている。Ｙは出力端子で、Ｄ形フリップフロ
ップ２のクロック端子Ｃ，Ｄ形フリップフロップ３のク
ロック端子Ｃ＊，Ｄ形ラッチ４のクロック端子Ｇ＊に接
続されている。なお、「＊」は負論理でアクティブにな
ることを表す反転記号として用いている。
細に説明する。図１は本発明の一実施例を示す回路構成
図である。図において、１はラッチングコンパレータで
あり、Ｓ端子には入力測定信号ｓｇが入力され、Ｒ端子
にはＤＡコンバータ６のＡ端子から基準電圧が入力さ
れ、クロック端子Ｇには制御部５のＬ端子からクロック
が入力されている。Ｙは出力端子で、Ｄ形フリップフロ
ップ２のクロック端子Ｃ，Ｄ形フリップフロップ３のク
ロック端子Ｃ＊，Ｄ形ラッチ４のクロック端子Ｇ＊に接
続されている。なお、「＊」は負論理でアクティブにな
ることを表す反転記号として用いている。
【００１０】Ｄ形フリップフロップ２，３のデータ端子
ＤにはそれぞれHIGHレベルのデータが入力され、リセッ
ト端子Ｒ＊には制御部５のＭ端子からリセット信号が入
力されている。Ｄ形フリップフロップ２の出力端子Ｑは
制御部５のＦ１端子に接続されていてトリガ信号ｔｒ１
が出力され、Ｄ形フリップフロップ３の出力端子Ｑは制
御部５のＦ２端子に接続されていてトリガ信号ｔｒ２が
出力される。
ＤにはそれぞれHIGHレベルのデータが入力され、リセッ
ト端子Ｒ＊には制御部５のＭ端子からリセット信号が入
力されている。Ｄ形フリップフロップ２の出力端子Ｑは
制御部５のＦ１端子に接続されていてトリガ信号ｔｒ１
が出力され、Ｄ形フリップフロップ３の出力端子Ｑは制
御部５のＦ２端子に接続されていてトリガ信号ｔｒ２が
出力される。
【００１１】Ｄ形ラッチ４の出力端子Ｑは制御部５のＦ
３端子に接続されている。制御部５のＰ端子からはピー
クデータが出力され、Ｋ端子からはラッチングコンパレ
ータ１のＲ端子に入力すべき基準電圧に対応したディジ
タルデータがＤＡコンバータ６のＸ端子に出力される。
３端子に接続されている。制御部５のＰ端子からはピー
クデータが出力され、Ｋ端子からはラッチングコンパレ
ータ１のＲ端子に入力すべき基準電圧に対応したディジ
タルデータがＤＡコンバータ６のＸ端子に出力される。
【００１２】ラッチングコンパレータ１は、クロック端
子Ｇに入力されるクロックがＨレベルのときＳ端子の入
力とＲ端子の入力の比較結果をスルーに出力端子Ｙから
出力し、クロック端子Ｇに入力されるクロックがＬレベ
ルのときＳ端子の入力とＲ端子の入力の比較結果をホー
ルドして出力端子Ｙから出力する。
子Ｇに入力されるクロックがＨレベルのときＳ端子の入
力とＲ端子の入力の比較結果をスルーに出力端子Ｙから
出力し、クロック端子Ｇに入力されるクロックがＬレベ
ルのときＳ端子の入力とＲ端子の入力の比較結果をホー
ルドして出力端子Ｙから出力する。
【００１３】Ｄ形フリップフロップ２は、クロックの立
ち上がりエッジで動作し、又、Ｄ形フリップフロップ３
は、クロックの立下がりエッジで動作し、共にＬレベル
のリセット信号でリセットされる。
ち上がりエッジで動作し、又、Ｄ形フリップフロップ３
は、クロックの立下がりエッジで動作し、共にＬレベル
のリセット信号でリセットされる。
【００１４】Ｄ形ラッチ４は、クロック端子Ｇ＊に入力
されるクロックがＬレベルのときＳ端子の入力とＲ端子
の入力の比較結果をスルーに出力端子Ｙから出力し、ク
ロック端子Ｇ＊に入力されるクロックがＬレベルのとき
Ｓ端子の入力とＲ端子の入力の比較結果をホールドして
出力端子Ｙから出力する。
されるクロックがＬレベルのときＳ端子の入力とＲ端子
の入力の比較結果をスルーに出力端子Ｙから出力し、ク
ロック端子Ｇ＊に入力されるクロックがＬレベルのとき
Ｓ端子の入力とＲ端子の入力の比較結果をホールドして
出力端子Ｙから出力する。
【００１５】なお、これらラッチングコンパレータ１，
Ｄ形フリップフロップ２，３及びＤＡコンバータ６は、
入力測定信号ｓｇを設定されたレベルと比較して立ち上
がりと立ち下がりのエッジを検出するトリガ回路と共用
できる。
Ｄ形フリップフロップ２，３及びＤＡコンバータ６は、
入力測定信号ｓｇを設定されたレベルと比較して立ち上
がりと立ち下がりのエッジを検出するトリガ回路と共用
できる。
【００１６】まず、最大側のピーク値検出について説明
する。入力測定信号ｓｇはラッチングコンパレータ１の
Ｓ端子に入力されてＲ端子にＤＡコンバータ６から入力
される基準電圧と比較され、その結果は出力端子Ｙから
２値信号として出力される。なお、出力は、制御部５の
Ｌ端子からクロック端子Ｇに入力されるクロックがＨレ
ベルのときはスルーであり、Ｌレベルのときはホールド
される。
する。入力測定信号ｓｇはラッチングコンパレータ１の
Ｓ端子に入力されてＲ端子にＤＡコンバータ６から入力
される基準電圧と比較され、その結果は出力端子Ｙから
２値信号として出力される。なお、出力は、制御部５の
Ｌ端子からクロック端子Ｇに入力されるクロックがＨレ
ベルのときはスルーであり、Ｌレベルのときはホールド
される。
【００１７】動作を図２のタイミングチャートに従って
説明する。ｔ０のタイミングで制御部５は端子Ｍから出
力されるリセット信号をＬレベルにしてＤ形フリップフ
ロップ２，３をリセットし、ｔ１のタイミングでＨレベ
ルに戻す。
説明する。ｔ０のタイミングで制御部５は端子Ｍから出
力されるリセット信号をＬレベルにしてＤ形フリップフ
ロップ２，３をリセットし、ｔ１のタイミングでＨレベ
ルに戻す。
【００１８】ｔ２のタイミングで制御部５は端子Ｋから
ＤＡコンバータ６のＸ端子に初期値ｋ０を出力し、ＤＡ
コンバータ６のＡ端子からラッチングコンパレータ１の
Ｒ端子に基準電圧の初期値が出力される。
ＤＡコンバータ６のＸ端子に初期値ｋ０を出力し、ＤＡ
コンバータ６のＡ端子からラッチングコンパレータ１の
Ｒ端子に基準電圧の初期値が出力される。
【００１９】ｔ３のタイミングで制御部５はＬ端子から
出力されるクロックをＨレベルにしてラッチングコンパ
レータ１をスルー出力状態にする。ここで、時間ｔｗの
間待つ。該時間ｔｗの大きさは、オートセットアップ可
能な入力信号周波数の最小値の周期に相当する。この
間、Ｄ形フリップフロップ２の出力端子Ｑの出力信号は
クロック端子Ｃに立ち上がり信号が入力されればＨレベ
ルになるが入力されなければＬレベルのままになり、Ｄ
形フリップフロップ３の出力端子Ｑの出力信号はクロッ
ク端子Ｃ＊に立ち下がり信号が入力されればＨレベルに
なるが入力されなければＬレベルのままになる。また、
ｔｗの間、Ｄ形ラッチ４はホールド状態である。
出力されるクロックをＨレベルにしてラッチングコンパ
レータ１をスルー出力状態にする。ここで、時間ｔｗの
間待つ。該時間ｔｗの大きさは、オートセットアップ可
能な入力信号周波数の最小値の周期に相当する。この
間、Ｄ形フリップフロップ２の出力端子Ｑの出力信号は
クロック端子Ｃに立ち上がり信号が入力されればＨレベ
ルになるが入力されなければＬレベルのままになり、Ｄ
形フリップフロップ３の出力端子Ｑの出力信号はクロッ
ク端子Ｃ＊に立ち下がり信号が入力されればＨレベルに
なるが入力されなければＬレベルのままになる。また、
ｔｗの間、Ｄ形ラッチ４はホールド状態である。
【００２０】ｔｗの待ち時間後、ｔ４のタイミングで制
御部５はＬ端子から出力されるクロックをＬレベルにす
る。これによりラッチングコンパレータ１はホールド出
力状態になり、Ｄ形フリップフロップ２のクロック端子
Ｃ及びＤ形フリップフロップ３のクロック端子Ｃ＊の入
力は固定される。Ｄ形ラッチ４はスルー状態になり、ラ
ッチングコンパレータ１のホールドデータが出力端子Ｑ
から出力される。
御部５はＬ端子から出力されるクロックをＬレベルにす
る。これによりラッチングコンパレータ１はホールド出
力状態になり、Ｄ形フリップフロップ２のクロック端子
Ｃ及びＤ形フリップフロップ３のクロック端子Ｃ＊の入
力は固定される。Ｄ形ラッチ４はスルー状態になり、ラ
ッチングコンパレータ１のホールドデータが出力端子Ｑ
から出力される。
【００２１】ｔ５のタイミングでＤ形フリップフロップ
２，３及びＤ形ラッチ４の各出力端子Ｑの出力が制御部
５のＦ１，Ｆ２，Ｆ３の各端子にそれぞれ入力される。
このとき、Ｆ１；Ｌ，Ｆ２；Ｌ，Ｆ３；Ｈならば基準電
圧より高い側に信号があり（ステート１）、Ｆ１；Ｌ，
Ｆ２；Ｌ，Ｆ３；Ｌならば基準電圧より低い側に信号が
あり（ステート２）、これら以外の状態，すなわちＦ１
またはＦ２の少なくとも一方がＨの状態では基準電圧の
両側に信号がある（ステート３）と判断できる。
２，３及びＤ形ラッチ４の各出力端子Ｑの出力が制御部
５のＦ１，Ｆ２，Ｆ３の各端子にそれぞれ入力される。
このとき、Ｆ１；Ｌ，Ｆ２；Ｌ，Ｆ３；Ｈならば基準電
圧より高い側に信号があり（ステート１）、Ｆ１；Ｌ，
Ｆ２；Ｌ，Ｆ３；Ｌならば基準電圧より低い側に信号が
あり（ステート２）、これら以外の状態，すなわちＦ１
またはＦ２の少なくとも一方がＨの状態では基準電圧の
両側に信号がある（ステート３）と判断できる。
【００２２】このようなタイミングｔ５における各端子
Ｆ１，Ｆ２，Ｆ３の値に基づいて、制御部５はタイミン
グｔ６で端子Ｋの出力をｋ１に設定し、上記タイミング
ｔ２からの動作を繰り返す。
Ｆ１，Ｆ２，Ｆ３の値に基づいて、制御部５はタイミン
グｔ６で端子Ｋの出力をｋ１に設定し、上記タイミング
ｔ２からの動作を繰り返す。
【００２３】なお、端子Ｋの出力値は次のようにして決
める。例として、ＤＡコンバータ６は４ビット入力と
し、（００００）ｂの入力で最小値を出力し、（１１１
１）ｂの入力で最大値を出力するものとする。ｋ０はＭ
ＳＢが１で他は０，つまり（１０００）ｂとする。ｔ５
のタイミングで、各端子Ｆ１，Ｆ２，Ｆ３の入力データ
がステート２ならＭＳＢを０に決定し、ステート１また
は３ならＭＳＢを１に決定してＭＳＢの次のビットを１
にする。この結果、ｋ１は（１１００）ｂまたは（０１
００）ｂになる。ｋ１でＭＢＳの次のビットを同様に確
定させると更に次のビットと逐次比較を行い、ＬＳＢま
で確定させる。
める。例として、ＤＡコンバータ６は４ビット入力と
し、（００００）ｂの入力で最小値を出力し、（１１１
１）ｂの入力で最大値を出力するものとする。ｋ０はＭ
ＳＢが１で他は０，つまり（１０００）ｂとする。ｔ５
のタイミングで、各端子Ｆ１，Ｆ２，Ｆ３の入力データ
がステート２ならＭＳＢを０に決定し、ステート１また
は３ならＭＳＢを１に決定してＭＳＢの次のビットを１
にする。この結果、ｋ１は（１１００）ｂまたは（０１
００）ｂになる。ｋ１でＭＢＳの次のビットを同様に確
定させると更に次のビットと逐次比較を行い、ＬＳＢま
で確定させる。
【００２４】一方、最小側のピーク検出は、最大側のピ
ーク検出と同様にｋ０が（１０００）ｂから始めるが、
各端子Ｆ１，Ｆ２，Ｆ３の入力データがステート１なら
ＭＳＢを１に決定し、ステート２または３ならＭＳＢを
０に決定してＭＳＢの次のビットを１にし、逐次比較で
ＬＳＢまで確定する。
ーク検出と同様にｋ０が（１０００）ｂから始めるが、
各端子Ｆ１，Ｆ２，Ｆ３の入力データがステート１なら
ＭＳＢを１に決定し、ステート２または３ならＭＳＢを
０に決定してＭＳＢの次のビットを１にし、逐次比較で
ＬＳＢまで確定する。
【００２５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、回路の一部を入力測定信号の立ち上がりと立ち下
がりのエッジを検出するトリガ回路と共用できるので、
少ない付加回路でディジタルオシロスコープのオートセ
ットアップ機能のためのピーク検出回路を実現できる。
れば、回路の一部を入力測定信号の立ち上がりと立ち下
がりのエッジを検出するトリガ回路と共用できるので、
少ない付加回路でディジタルオシロスコープのオートセ
ットアップ機能のためのピーク検出回路を実現できる。
【図１】本発明の一実施例の回路構成図である。
【図２】図１の動作を説明するタイミングチャートであ
る。
る。
【符号の説明】 １ ラッチングコンパレータ ２，３ Ｄ形フリップフロップ ４ Ｄ形ラッチ ５ 制御部 ６ ＤＡコンバータ
Claims (1)
- 【請求項１】 基準電圧を出力するＤＡコンバータと、 一方の入力端子に入力測定信号が入力されて他方の入力
端子に前記ＤＡコンバータの出力が入力され、クロック
のレベルに応じて比較結果をスルー出力またはホールド
出力するラッチングコンパレータと、 該ラッチングコンパレータの出力がクロック端子に入力
され、入力測定信号の立ち上がりエッジを検出して第１
のトリガ信号を出力する第１のＤ形フリップフロップ
と、 前記ラッチングコンパレータの出力がクロック端子に入
力され、入力測定信号の立ち下がりエッジを検出して第
２のトリガ信号を出力する第２のＤ形フリップフロップ
と、 前記ラッチングコンパレータの出力がデータ端子に入力
され、クロックのレベルに応じて比較結果をスルー出力
またはホールド出力するＤ形ラッチと、 前記ＤＡコンバータに基準電圧データを出力し、前記ラ
ッチングコンパレータ及びＤ形ラッチにクロックを出力
し、前記各Ｄ形フリップフロップにリセット信号を出力
し、前記各Ｄ形フリップフロップ及びＤ形ラッチの出力
データに基づいてピーク検出データを出力する制御部、
とで構成されたことを特徴とするピーク検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247792A JPH05256879A (ja) | 1992-03-11 | 1992-03-11 | ピーク検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247792A JPH05256879A (ja) | 1992-03-11 | 1992-03-11 | ピーク検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05256879A true JPH05256879A (ja) | 1993-10-08 |
Family
ID=12915807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5247792A Pending JPH05256879A (ja) | 1992-03-11 | 1992-03-11 | ピーク検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05256879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112084731A (zh) * | 2020-08-04 | 2020-12-15 | 中电科仪器仪表有限公司 | 一种提高峰值功率测量触发动态范围的fpga数字电路及方法 |
-
1992
- 1992-03-11 JP JP5247792A patent/JPH05256879A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112084731A (zh) * | 2020-08-04 | 2020-12-15 | 中电科仪器仪表有限公司 | 一种提高峰值功率测量触发动态范围的fpga数字电路及方法 |
| CN112084731B (zh) * | 2020-08-04 | 2024-03-29 | 中电科思仪科技股份有限公司 | 一种提高峰值功率测量触发动态范围的fpga数字电路及方法 |
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