JPH0444180A - コンバータ内蔵マイクロコンピュータ - Google Patents
コンバータ内蔵マイクロコンピュータInfo
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- JPH0444180A JPH0444180A JP2151813A JP15181390A JPH0444180A JP H0444180 A JPH0444180 A JP H0444180A JP 2151813 A JP2151813 A JP 2151813A JP 15181390 A JP15181390 A JP 15181390A JP H0444180 A JPH0444180 A JP H0444180A
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- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
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- 238000001514 detection method Methods 0.000 description 7
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- 210000000988 bone and bone Anatomy 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ・ディジタルコンバータ（以下、Ａ
Ｄコンバータという）、あるいはディジタル・アナログ
コンバータ（以下、ＤＡ］ンバ−タという）、あるいは
それらの両方を内蔵したマイクロコンピュータ、特にノ
イズによる変換精度の向上を図ったコンバータ内蔵のマ
イクロコンピュータに関するものである。
Ｄコンバータという）、あるいはディジタル・アナログ
コンバータ（以下、ＤＡ］ンバ−タという）、あるいは
それらの両方を内蔵したマイクロコンピュータ、特にノ
イズによる変換精度の向上を図ったコンバータ内蔵のマ
イクロコンピュータに関するものである。
（従来の技術）
従来、このような分野の技術としては特開昭６４−５８
０４３号公報に記載されるものがあった。
０４３号公報に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は、従来のコンバータ内蔵マイクロコンピュータ
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
このコンバータ内蔵マイクロコンピュータは、プログラ
ム命令に従ってディジタル信号を演算処理する中央処理
装置（以下、ＣＰＵという）１を有し、そのＣＰＵ１に
は、データバスＤＢ及びアドレスバスＡＢを介してＡＤ
コンバータ２が接続されている。ＡＤコンバータ２は、
ＣＰＵ１から出力されるＡＤ変換開始信号ＳＴに基づき
、アナログ入力端子３から入力されたアナログ信号をデ
ィジタル信号に変換し、そのディジタル信号をデータバ
スＤＢを介してＣＰＵ１へ送ると共に、ＡＤ選択信号Ｓ
２を出力する機能を有している。
ム命令に従ってディジタル信号を演算処理する中央処理
装置（以下、ＣＰＵという）１を有し、そのＣＰＵ１に
は、データバスＤＢ及びアドレスバスＡＢを介してＡＤ
コンバータ２が接続されている。ＡＤコンバータ２は、
ＣＰＵ１から出力されるＡＤ変換開始信号ＳＴに基づき
、アナログ入力端子３から入力されたアナログ信号をデ
ィジタル信号に変換し、そのディジタル信号をデータバ
スＤＢを介してＣＰＵ１へ送ると共に、ＡＤ選択信号Ｓ
２を出力する機能を有している。
このＣＰＬｌｌ及びＡＤコンバータ２には、エッチ検出
回路４が接続されている。エッチ検出回路４は、ＡＤ選
択信号Ｓ２に基づき、ＡＤコンバータ２の変換動作状態
を検出する回路であり、ＣＰＵストップ信号信号Ｓ骨は
ストップ解除信号ＣＬＲをＣＰｔＪｌへ与える機能を有
している。
回路４が接続されている。エッチ検出回路４は、ＡＤ選
択信号Ｓ２に基づき、ＡＤコンバータ２の変換動作状態
を検出する回路であり、ＣＰＵストップ信号信号Ｓ骨は
ストップ解除信号ＣＬＲをＣＰｔＪｌへ与える機能を有
している。
この種のマイクロコンピュータでは、ＣＰＵ１が、プロ
グラムにより予めＡＤコンバータ２に割当てられたアド
レスをアドレスバスＡＢを介してＡＤコンバータ２に出
力する。すると、ＡＤコンバータ２が選択され、そのＡ
Ｄコンバータ２から出力されるＡＤ！択信号Ｓ２がアク
ティブとなり、゛ビルレベルから“ＨＰ＋レベルへ変化
する。エッチ検出回路４では、ＡＤ選択信号Ｓ２の“１
ルベルから“′Ｈ″レベルへの立上りを検出し、ＣＰＵ
ストップ信号信号Ｓ骨ＰＵ１へ出力し、そのＣＰＵＬＬ
：対して動作停止を要求する。
グラムにより予めＡＤコンバータ２に割当てられたアド
レスをアドレスバスＡＢを介してＡＤコンバータ２に出
力する。すると、ＡＤコンバータ２が選択され、そのＡ
Ｄコンバータ２から出力されるＡＤ！択信号Ｓ２がアク
ティブとなり、゛ビルレベルから“ＨＰ＋レベルへ変化
する。エッチ検出回路４では、ＡＤ選択信号Ｓ２の“１
ルベルから“′Ｈ″レベルへの立上りを検出し、ＣＰＵ
ストップ信号信号Ｓ骨ＰＵ１へ出力し、そのＣＰＵＬＬ
：対して動作停止を要求する。
ＣＰＵ１は、ＣＰＵストップ信号信号Ｓ骨け、ストップ
モードに入ると共に、ＡＤ変換開始信号ＳＴをＡＤコン
バータ２へ出力してＡＤ変換の動作を開始させる。これ
により、へ〇コンバータ２は、アナログ入力端子３から
のアナログ信号をディジタル信号に変換し、所定の時間
経過後、ＡＤ変換が終了すると、そのＡＤコンバータ２
から出力されるＡＤ選択信号Ｓ２が（Ｉ Ｈ１ｊレベル
から“１ルベルへ立下る。これをエッチ検出回路４が検
出し、ストップ解除信号ＣＬＲをＣＰＵ１へ出力し、Ｃ
ＰｔＪｌの動作を再び開始させる。
モードに入ると共に、ＡＤ変換開始信号ＳＴをＡＤコン
バータ２へ出力してＡＤ変換の動作を開始させる。これ
により、へ〇コンバータ２は、アナログ入力端子３から
のアナログ信号をディジタル信号に変換し、所定の時間
経過後、ＡＤ変換が終了すると、そのＡＤコンバータ２
から出力されるＡＤ選択信号Ｓ２が（Ｉ Ｈ１ｊレベル
から“１ルベルへ立下る。これをエッチ検出回路４が検
出し、ストップ解除信号ＣＬＲをＣＰＵ１へ出力し、Ｃ
ＰｔＪｌの動作を再び開始させる。
このように、従来のマイクロコンピュータでは、ＡＤコ
ンバータ２が変換動作中であることを判別するエッチ検
出回路４を設け、ＡＤコンバータ２の動作中には、該エ
ッチ検出回路４から出力されるＣＰＵストップ信号信号
Ｓ骨ってＣＰＵ１の主要動作を停止させる。これにより
、ＡＤ変換中におけるＣＰＵ１から生じるノイズを軽減
させ、それによってＡＤコンバータ２の精度を向上させ
ることができる。
ンバータ２が変換動作中であることを判別するエッチ検
出回路４を設け、ＡＤコンバータ２の動作中には、該エ
ッチ検出回路４から出力されるＣＰＵストップ信号信号
Ｓ骨ってＣＰＵ１の主要動作を停止させる。これにより
、ＡＤ変換中におけるＣＰＵ１から生じるノイズを軽減
させ、それによってＡＤコンバータ２の精度を向上させ
ることができる。
（発明が解決しようとする課題）
しかしながら、上記構成のマイクロコンピユータでは、
ＡＤコンバータ２（あるいはＤＡコンバータ）が変換動
作をしている間、ＣＰＵ１が動作停止状態となるため、
ＡＤ変換動作あるいはＤＡ変換動作以外の処理がなにも
できず、ＣＰＵ１の使用効率が低いという問題があった
。また、ＣＰＵ自体の命令実行を停止するホールト（ｈ
ａ Ｉ ｔ。
ＡＤコンバータ２（あるいはＤＡコンバータ）が変換動
作をしている間、ＣＰＵ１が動作停止状態となるため、
ＡＤ変換動作あるいはＤＡ変換動作以外の処理がなにも
できず、ＣＰＵ１の使用効率が低いという問題があった
。また、ＣＰＵ自体の命令実行を停止するホールト（ｈ
ａ Ｉ ｔ。
停止命令）モード付きのマイクロコンピュータであれば
、わざわざエッチ検出回路４を付加しなくとも、前記と
同様の処理がプログラムによって可能である。
、わざわざエッチ検出回路４を付加しなくとも、前記と
同様の処理がプログラムによって可能である。
本発明は前記従来技術が持っていた課題として、回路規
模の増大を招くことなく、且つＣＰＵの使用効率の大幅
な低下を招くことなく、ＡＤ変換あるいはＤＡ変換の精
度を向上させることが困難である点について解決したコ
ンバータ内蔵マイクロコンピュータを提供するものであ
る。（課題を解決するための手段） 本発明は前記課題を解決するために、プログラム命令に
従ってディジタル信号を演算処理するＣＰＵと、前記Ｃ
ＰｔＪの入出力に対するアナログ信号とディジタル信号
の変換を行うコンバータ（へ〇コンバータあるいはＤＡ
コンバータ）とを、備えたコンバータ内蔵マイクロコン
ピュータにおいて、前記ＣＰＵの制御出力に基づき前記
コンバータの変換動作を制御すると共に前記コンバータ
の特定期間（例えば、該コンバータの変換動作中にその
変換精度に影響を及ぼす期間）に変換停止信号を前記Ｃ
ＰＵへ出力する変換制御回路を、鰻けだものである。
模の増大を招くことなく、且つＣＰＵの使用効率の大幅
な低下を招くことなく、ＡＤ変換あるいはＤＡ変換の精
度を向上させることが困難である点について解決したコ
ンバータ内蔵マイクロコンピュータを提供するものであ
る。（課題を解決するための手段） 本発明は前記課題を解決するために、プログラム命令に
従ってディジタル信号を演算処理するＣＰＵと、前記Ｃ
ＰｔＪの入出力に対するアナログ信号とディジタル信号
の変換を行うコンバータ（へ〇コンバータあるいはＤＡ
コンバータ）とを、備えたコンバータ内蔵マイクロコン
ピュータにおいて、前記ＣＰＵの制御出力に基づき前記
コンバータの変換動作を制御すると共に前記コンバータ
の特定期間（例えば、該コンバータの変換動作中にその
変換精度に影響を及ぼす期間）に変換停止信号を前記Ｃ
ＰＵへ出力する変換制御回路を、鰻けだものである。
（作 用）
本発明によれば、以上のようにコンバータ内蔵マイクロ
コンピュータを構成したので、プログラム命令に従って
ＣＰＵが変換制御回路に対して変換開始命令を出力する
と、変換制御回路は、コンバータの変換動作を制御する
。コンバータは、入力されるアナログ信号をディジタル
信号に変換してＣＰＵに与えるか、あるいはそのＣＰＬ
Ｊからのディジタル信号をアナログ信号に変換して出力
する変換動作を実行する。
コンピュータを構成したので、プログラム命令に従って
ＣＰＵが変換制御回路に対して変換開始命令を出力する
と、変換制御回路は、コンバータの変換動作を制御する
。コンバータは、入力されるアナログ信号をディジタル
信号に変換してＣＰＵに与えるか、あるいはそのＣＰＬ
Ｊからのディジタル信号をアナログ信号に変換して出力
する変換動作を実行する。
この変換動作中において、変換制御回路は、変換動作中
にノイズの影響を最も受けやすい特定期間のみ、変換停
止信号をＣＰＵへ出力する。すると、ＣＰＵはその特定
期間のみ主要動作を停止する。この動作停止により、Ｃ
ＰＵがコンバータに及ぼすノイズの影響を防止でき、そ
れによってコンバータの変換精度の向上が図れると共に
、変換動作中においてもＣＰＵの処理の実行か可能とな
り、該ＣＰＵの使用効率が向上する。従って、前記課題
を解決できるのである。
にノイズの影響を最も受けやすい特定期間のみ、変換停
止信号をＣＰＵへ出力する。すると、ＣＰＵはその特定
期間のみ主要動作を停止する。この動作停止により、Ｃ
ＰＵがコンバータに及ぼすノイズの影響を防止でき、そ
れによってコンバータの変換精度の向上が図れると共に
、変換動作中においてもＣＰＵの処理の実行か可能とな
り、該ＣＰＵの使用効率が向上する。従って、前記課題
を解決できるのである。
（実施例）
第３図は本発明の実施例を示すコンバータ内蔵マイクロ
コンピュータの要部の構成ブロック図、第１図はそのマ
イクロコンピュータに設【ブられるＡＤコンバータ部の
要部の回路図である。
コンピュータの要部の構成ブロック図、第１図はそのマ
イクロコンピュータに設【ブられるＡＤコンバータ部の
要部の回路図である。
第３図に示すコンバータ内蔵マイクロコンピュータは、
図示しないメモリに格納されたプログラムを実行するＣ
ＰＵ１０を有している。ＣＰｔＪ １０は、算術演算及
び論理演算を行う演算部と、ＣＰＵ全体の制御を行う制
閤部と、ＣＰＵ内の内部メモリとしての機能を有するレ
ジスタ部とを備えている。このＣＰＵ１０は、ＡＤ変換
開始データをデータバスＤＢｎを介してＡＤコンバータ
部２０へ与えると共に、書込み信号Ｗ、読出し信号Ｒ１
及びクロックパルスＣＬＫを該ＡＤコンバータ部２０へ
供給し、さらにＣＰＵストップ信号信号Ｓ基づき、クロ
ックパルス出力動作以外の主要な動作を停止する機能を
有している。
図示しないメモリに格納されたプログラムを実行するＣ
ＰＵ１０を有している。ＣＰｔＪ １０は、算術演算及
び論理演算を行う演算部と、ＣＰＵ全体の制御を行う制
閤部と、ＣＰＵ内の内部メモリとしての機能を有するレ
ジスタ部とを備えている。このＣＰＵ１０は、ＡＤ変換
開始データをデータバスＤＢｎを介してＡＤコンバータ
部２０へ与えると共に、書込み信号Ｗ、読出し信号Ｒ１
及びクロックパルスＣＬＫを該ＡＤコンバータ部２０へ
供給し、さらにＣＰＵストップ信号信号Ｓ基づき、クロ
ックパルス出力動作以外の主要な動作を停止する機能を
有している。
ＣＰＵ１０に接続されたＡＤコンバータ部２０は、デー
タバスＤＢｎを介してＡＤ変変換開始ツタ書込み信号Ｗ
等をＣＰＵ１０から入力すると、アノ−ログ入力嫡子２
１から入力されるアナログ信号Ａ１ｎをディジタル信号
に変換する機能を有すると共に、その変換動作中に該変
換精度に影響を及ぼす特定の期間のみ変換停止信号ＡＤ
ＨＬＴを出力する機能を有している。このＡＤＨＬＴは
、同期用の遅延型フリップフロップ（以下、Ｄ−ＦＦと
いう＞５０の入力端子りに接続されている。
タバスＤＢｎを介してＡＤ変変換開始ツタ書込み信号Ｗ
等をＣＰＵ１０から入力すると、アノ−ログ入力嫡子２
１から入力されるアナログ信号Ａ１ｎをディジタル信号
に変換する機能を有すると共に、その変換動作中に該変
換精度に影響を及ぼす特定の期間のみ変換停止信号ＡＤ
ＨＬＴを出力する機能を有している。このＡＤＨＬＴは
、同期用の遅延型フリップフロップ（以下、Ｄ−ＦＦと
いう＞５０の入力端子りに接続されている。
Ｄ−ＦＦ５０のクロック入力端子にはＣＰＵ １０から
のクロックパルスＣＬＫが入力され、その出力端子Ｑか
ら出力されるＣＰＵストップ信号ＳＰか該ＣＰＵｌ０へ
供給される構成になっている。
のクロックパルスＣＬＫが入力され、その出力端子Ｑか
ら出力されるＣＰＵストップ信号ＳＰか該ＣＰＵｌ０へ
供給される構成になっている。
このＤ−ＦＦ５０は、タロツクパルスＣＬＫの立下りに
より動作し、ＣＰＵストップ信号信号Ｓ基力端子Ｑから
ＣＰＵ１０へ供給する回路である。
より動作し、ＣＰＵストップ信号信号Ｓ基力端子Ｑから
ＣＰＵ１０へ供給する回路である。
第１図に示すように、ＡＤコンバータ部２０内には、例
えばチョッパ型のＡＤコンバータ３０゜及びそのＡＤコ
ンバータ３０の変換タイミングを制御する変換制御回路
４０等が設けられている。
えばチョッパ型のＡＤコンバータ３０゜及びそのＡＤコ
ンバータ３０の変換タイミングを制御する変換制御回路
４０等が設けられている。
ＡＤコンバータ３０は、アナログ入力を制御するための
制御信号ＥＡを反転するインバータ３１と、基準電圧Ｖ
Ｒの入力を制御するための制御信号ＥＲを反転するため
のインバータ３２と、制御信号ＥＡ及びインバータ３１
の出力によってアナログ信号Ａｉｎの入力を制御するア
ナログスイッチ３３と、制御信号ＥＲ及びインバータ３
２の出力によって基準電圧ＶＲの入力を制御するアナロ
グスイッチ３４とを、備えている。このアナログスイッ
チ３３．３４には、コンデンサ３５及び］コンパレータ
６が接続され、そのコンパレータ３６の出力が、ラッチ
回路３７の入力端子りに接続されている。ラッチ回路３
７は、ラッチ入力端子りに入力されるラッチ信号Ｗｏｕ
ｔに基づき、コンパレータ３６の出力をラッチし、その
ラッチしたデータをディジタル信号［）ｏｕｔの形で出
力端子Ｑから出力し、第３図のデータバスＤＢｎを介し
てＣＰＵ１０へ供給する回路である。
制御信号ＥＡを反転するインバータ３１と、基準電圧Ｖ
Ｒの入力を制御するための制御信号ＥＲを反転するため
のインバータ３２と、制御信号ＥＡ及びインバータ３１
の出力によってアナログ信号Ａｉｎの入力を制御するア
ナログスイッチ３３と、制御信号ＥＲ及びインバータ３
２の出力によって基準電圧ＶＲの入力を制御するアナロ
グスイッチ３４とを、備えている。このアナログスイッ
チ３３．３４には、コンデンサ３５及び］コンパレータ
６が接続され、そのコンパレータ３６の出力が、ラッチ
回路３７の入力端子りに接続されている。ラッチ回路３
７は、ラッチ入力端子りに入力されるラッチ信号Ｗｏｕ
ｔに基づき、コンパレータ３６の出力をラッチし、その
ラッチしたデータをディジタル信号［）ｏｕｔの形で出
力端子Ｑから出力し、第３図のデータバスＤＢｎを介し
てＣＰＵ１０へ供給する回路である。
変換制御回路４０は、ＣＰＵ１０からの書込み信号Ｗ及
びクロックパルスＣＬＫを入力する２人力のアンドゲー
ト（以下、ＡＮＤゲートという）４１を有し、そのＡＮ
Ｄゲート４１の出力側がＤ「Ｆ４２のクロック入力端子
に接続されている。
びクロックパルスＣＬＫを入力する２人力のアンドゲー
ト（以下、ＡＮＤゲートという）４１を有し、そのＡＮ
Ｄゲート４１の出力側がＤ「Ｆ４２のクロック入力端子
に接続されている。
Ｄ−ＦＦ４２は、ＣＰＵ１０より送られてくる書込み信
号Ｗの立下りにより、データバスＤＢｎの内容を入力端
子りより取り込み、出力端子Ｑより変換開始信号３４２
を出力する回路である。このＤ−ＦＦ４２は、変換制御
回路４０の動作開始を制御するとともに、リセット端子
Ｒに入力される変換終了信号Ｃ０ＶＥＮＤによって該変
換制御回路４０を初期化する機能を有している。
号Ｗの立下りにより、データバスＤＢｎの内容を入力端
子りより取り込み、出力端子Ｑより変換開始信号３４２
を出力する回路である。このＤ−ＦＦ４２は、変換制御
回路４０の動作開始を制御するとともに、リセット端子
Ｒに入力される変換終了信号Ｃ０ＶＥＮＤによって該変
換制御回路４０を初期化する機能を有している。
Ｄ−ＦＦ４２の出力端子Ｑは、インバータ４３を介して
、Ｄ−ＦＦ４４及びカウンタ（例えば、ジョンソンカウ
ンタ）４５の各リセット端子Ｒに接続されている。Ｄ−
ＦＦ４４は、クロック入力端子に入力されるクロックパ
ルスＣＬＫを２分周して出力端子Ｑより出力する回路で
あり、その出力がクロックパルスとしてカウンタ４５に
供給される。カウンタ４５は、例えば４個のＤ−ＦＦ４
５ａ〜４５ｄを縦続接続し、終段のＤ−ＦＦ４５ｄの出
力端子方と初段のＤ−ＦＦ４５ａの入力端子りとを接続
した構成となっている。
、Ｄ−ＦＦ４４及びカウンタ（例えば、ジョンソンカウ
ンタ）４５の各リセット端子Ｒに接続されている。Ｄ−
ＦＦ４４は、クロック入力端子に入力されるクロックパ
ルスＣＬＫを２分周して出力端子Ｑより出力する回路で
あり、その出力がクロックパルスとしてカウンタ４５に
供給される。カウンタ４５は、例えば４個のＤ−ＦＦ４
５ａ〜４５ｄを縦続接続し、終段のＤ−ＦＦ４５ｄの出
力端子方と初段のＤ−ＦＦ４５ａの入力端子りとを接続
した構成となっている。
カウンタ４５の出力側には、論理回路４６が接続されて
いる。論理回路４６は、カウンタ４５の出力の論理をと
って制御信号ＥＡ、ＥＲ，ラッチ信号ｗｏｕｔ、及び変
換停止信号ＡＤＨＬＴを出力する回路であり、２人力の
ＡＮＤゲート４６ａ〜４６ｅ１及び２人力のオアゲート
（以下、ＯＲゲートという〉４６ｆより構成されている
。
いる。論理回路４６は、カウンタ４５の出力の論理をと
って制御信号ＥＡ、ＥＲ，ラッチ信号ｗｏｕｔ、及び変
換停止信号ＡＤＨＬＴを出力する回路であり、２人力の
ＡＮＤゲート４６ａ〜４６ｅ１及び２人力のオアゲート
（以下、ＯＲゲートという〉４６ｆより構成されている
。
第４図は、第１図及び第３図の動作を示すタイミングチ
ャートであり、この図を参照しつつ、本実施例のマイク
ロコンピュータの動作を説明する。
ャートであり、この図を参照しつつ、本実施例のマイク
ロコンピュータの動作を説明する。
第３図のＣＰＵ１０は、予めＡＤコンバータ部２０に割
り当てられたアドレスや、ＡＤ変換開始データをデータ
バスＤＢｎ及び書込み信号Ｗにより出力すると、ＡＤコ
ンバータ２０がＡＤ変換を開始する。
り当てられたアドレスや、ＡＤ変換開始データをデータ
バスＤＢｎ及び書込み信号Ｗにより出力すると、ＡＤコ
ンバータ２０がＡＤ変換を開始する。
即ち、第１図に示すＡＤコンバータ部２０において、変
換制御回路４０内のＤ−ＦＦ４２は、ＣＰｔＪｌｏから
の書込み信号Ｗの立下りにより、データバスＤＢｎの内
容、つまり゛Ｈ″レベルを取り込み、該出力端子Ｑから
出力する変換開始信号８４２を１（Ｅｌ ＃＃レベルに
する。この変換開始信号８４２は、インバータ４３で反
転され、Ｄ−ＦＦ４４及びカウンタ４５内のＤ−ＦＦ４
５ａ 〜４５ｄのリセット端子Ｒが、“ビルベルとなる
。すると、Ｄ−ＦＦ４４は、ＣＰＵ１０から送られてく
るクロックパルスＣＬＫを２分周し、その２分周したク
ロックパルス１／２０ＬＫを出力端子Ｑより出力し、カ
ウンタ４５内のＤ−ＦＦ４５ａ〜４５ｄの各クロック入
力端子に供給する。
換制御回路４０内のＤ−ＦＦ４２は、ＣＰｔＪｌｏから
の書込み信号Ｗの立下りにより、データバスＤＢｎの内
容、つまり゛Ｈ″レベルを取り込み、該出力端子Ｑから
出力する変換開始信号８４２を１（Ｅｌ ＃＃レベルに
する。この変換開始信号８４２は、インバータ４３で反
転され、Ｄ−ＦＦ４４及びカウンタ４５内のＤ−ＦＦ４
５ａ 〜４５ｄのリセット端子Ｒが、“ビルベルとなる
。すると、Ｄ−ＦＦ４４は、ＣＰＵ１０から送られてく
るクロックパルスＣＬＫを２分周し、その２分周したク
ロックパルス１／２０ＬＫを出力端子Ｑより出力し、カ
ウンタ４５内のＤ−ＦＦ４５ａ〜４５ｄの各クロック入
力端子に供給する。
Ｄ−ＦＦ４５ａ 〜４５ｄは、クロックパルス１／２０
ＬＫによりカウント動作を行い、そのカウント結果を各
出力端子Ｑよりそれぞれ出力する。
ＬＫによりカウント動作を行い、そのカウント結果を各
出力端子Ｑよりそれぞれ出力する。
これらのカウント結果は、論理回路４６内のＡＮＤゲー
ト４６ａ〜４６ｅ及びＯＲゲート４６ｆで論理が取られ
、その論理結果に応じた制御信号ＥＡ、ＥＲ、ラッチ信
号ＷＯｕｔ及び変換停止信号ＡＤＨＬＴが出力される。
ト４６ａ〜４６ｅ及びＯＲゲート４６ｆで論理が取られ
、その論理結果に応じた制御信号ＥＡ、ＥＲ、ラッチ信
号ＷＯｕｔ及び変換停止信号ＡＤＨＬＴが出力される。
ＡＮＤゲート４６ａから出力される制御信号ＦＡは、Ｄ
−ＦＦ４５ａの出力端子Ｑが“Ｈ″レベル、Ｄ−ＦＦ４
５ｄの反転出力端子方が“′Ｈ″レベルの時、“ＨＩＰ
レベルになる。ＡＮＤゲート４６ｂから出力される制御
信号ＥＲは、Ｄ−ＦＦ４５ａの反転出力端子石が゛Ｈ？
ｌレベルで、Ｄ−ＦＦ４５ｄの出力端子Ｑが“Ｈａｔレ
ベルの時、′“ＨＩＴレベルとなる。ＡＮＤゲート４６
ｅから出力されるラッチ信号ＷＯｕｔは、Ｄ−ＦＦ４５
Ｃの反転出力端子方が“Ｈ″レベル、Ｄ−ＦＦ４５ｄの
出力端子Ｑが“Ｈ″レベル、且つＤ−ＦＦ４４の出力端
子Ｑが“Ｈ？＋レベルの時、“′Ｈ″レベルとなる。ま
た、ＯＲゲート４６ｆから出力される変換停止信＠；
Ａ Ｄ ＨＬ Ｔは、Ｄ−ＦＦ４５Ｇの出力端子Ｑが“
Ｈ１ｌレベルで、Ｄ−ＦＦ４５ｄの反転出力端子方が“
Ｈ″レベル時、またはＤ−ＦＦ４５ｃの反転出力端子方
が“Ｈ″レベル、Ｄ−ＦＦ４５ｄの出力端子Ｑが“Ｈｌ
ｌレベルの時、それぞれｉｔ Ｈ＄ルベルとなる。
−ＦＦ４５ａの出力端子Ｑが“Ｈ″レベル、Ｄ−ＦＦ４
５ｄの反転出力端子方が“′Ｈ″レベルの時、“ＨＩＰ
レベルになる。ＡＮＤゲート４６ｂから出力される制御
信号ＥＲは、Ｄ−ＦＦ４５ａの反転出力端子石が゛Ｈ？
ｌレベルで、Ｄ−ＦＦ４５ｄの出力端子Ｑが“Ｈａｔレ
ベルの時、′“ＨＩＴレベルとなる。ＡＮＤゲート４６
ｅから出力されるラッチ信号ＷＯｕｔは、Ｄ−ＦＦ４５
Ｃの反転出力端子方が“Ｈ″レベル、Ｄ−ＦＦ４５ｄの
出力端子Ｑが“Ｈ″レベル、且つＤ−ＦＦ４４の出力端
子Ｑが“Ｈ？＋レベルの時、“′Ｈ″レベルとなる。ま
た、ＯＲゲート４６ｆから出力される変換停止信＠；
Ａ Ｄ ＨＬ Ｔは、Ｄ−ＦＦ４５Ｇの出力端子Ｑが“
Ｈ１ｌレベルで、Ｄ−ＦＦ４５ｄの反転出力端子方が“
Ｈ″レベル時、またはＤ−ＦＦ４５ｃの反転出力端子方
が“Ｈ″レベル、Ｄ−ＦＦ４５ｄの出力端子Ｑが“Ｈｌ
ｌレベルの時、それぞれｉｔ Ｈ＄ルベルとなる。
そのため、Ｄ−ＦＦ４２から出力される変換開始信号８
４２が゛Ｈ″レベルになると、その２ＣＬＫ後に、制御
信号ＥＡがｄｉ ＨＰＩレベルとなり、ＡＤコンバータ
３０内のインバータ３１を介してアナログスイッチ３３
がオン状態となる。この時、制御信号ＥＲは“ビルベル
であるため、ＡＤコンバータ３０内のアナログスイッチ
３４はオフ状態になっている。アナログスイッチ３３が
オン状態になると、アナログ入力端子２１から入力され
たアナログ信号Ａｉｎが、該アナログスイッチ３３を通
してコンデンサ３５へ送られ、該コンデンサ３５が充電
される。
４２が゛Ｈ″レベルになると、その２ＣＬＫ後に、制御
信号ＥＡがｄｉ ＨＰＩレベルとなり、ＡＤコンバータ
３０内のインバータ３１を介してアナログスイッチ３３
がオン状態となる。この時、制御信号ＥＲは“ビルベル
であるため、ＡＤコンバータ３０内のアナログスイッチ
３４はオフ状態になっている。アナログスイッチ３３が
オン状態になると、アナログ入力端子２１から入力され
たアナログ信号Ａｉｎが、該アナログスイッチ３３を通
してコンデンサ３５へ送られ、該コンデンサ３５が充電
される。
制御信号ＥＡは、６ＣＬＫ期間、“Ｈ″レベル保持した
後、“Ｌ″レベルなるため、アナログスイッチ３３がオ
フ状態となる。その２ＣＬＫ後に制御信号ＥＲが゛ＨＩ
Ｔレベルとなり、アナログスイッチ３４がオン状態とな
る。アナログスイッチ３４がオン状態になると、変換制
御回路４０内の図示しないアナログ回路で生成された基
準電圧ＶＲが、該アナログスイッチ３４を通してコンデ
ンサ３５に伝達される。コンパレータ３６は、コンデン
サ３５に充電されたアナログ信号Ａｉｎと基準電圧ＶＲ
との大小比較を行い、その比較結果をラッチ回路３７の
入力端子りに与える。ラッチ回路３７は、制御信号ＥＲ
が“ＨｕレベルになってからｅＣＬＫ後に゛Ｈ″レベル
になるラッチ信号ＷＯｕｔにより、コンデンサ３４の大
小比較結果をラッチする。
後、“Ｌ″レベルなるため、アナログスイッチ３３がオ
フ状態となる。その２ＣＬＫ後に制御信号ＥＲが゛ＨＩ
Ｔレベルとなり、アナログスイッチ３４がオン状態とな
る。アナログスイッチ３４がオン状態になると、変換制
御回路４０内の図示しないアナログ回路で生成された基
準電圧ＶＲが、該アナログスイッチ３４を通してコンデ
ンサ３５に伝達される。コンパレータ３６は、コンデン
サ３５に充電されたアナログ信号Ａｉｎと基準電圧ＶＲ
との大小比較を行い、その比較結果をラッチ回路３７の
入力端子りに与える。ラッチ回路３７は、制御信号ＥＲ
が“ＨｕレベルになってからｅＣＬＫ後に゛Ｈ″レベル
になるラッチ信号ＷＯｕｔにより、コンデンサ３４の大
小比較結果をラッチする。
制御信号ＥＲは６０ＬＫ期間、“ＨＩＴレベルを保持し
てその後″ビルレベルとなる。制御信＠ＥＲが“′Ｌ゛
ルベルとなり、その２ＣＬＫ後に再び制御信号ＥＡが゛
ＨＩＴレベルとなる。ＡＤコンバータ３０は、前記の動
作を分解能のビット分繰返し、ＡＤ変換を終了する。
てその後″ビルレベルとなる。制御信＠ＥＲが“′Ｌ゛
ルベルとなり、その２ＣＬＫ後に再び制御信号ＥＡが゛
ＨＩＴレベルとなる。ＡＤコンバータ３０は、前記の動
作を分解能のビット分繰返し、ＡＤ変換を終了する。
例えば、ＡＤコンバータ３０が１０ビツトの分解能を有
する場合、第４図に示すように、１ビツト当たりのＡＤ
変換時間に１６０ＬＫの時間が必要であり、１０ビツト
であれば１６００ＬＫの時間後に、ＡＤコンバータ３０
はその変換動作を終了することになる。この動作が終了
すると、変換制御回路４０内では、図示しない回路によ
り、変換終了信号Ｃ０ＶＥＮＤが発生し、その変換終了
信号Ｃ０ＶＥＮＤにより、Ｄ−ＦＦ４２がリセットされ
る。ラッチ回路３７の出力端子Ｑから出力されるディジ
タル信号Ｄｏｕｔは、ＣＰＵ１０からの読み出し信号Ｒ
に基づき、データバスＤＢｎを介して該ＣＰ（Ｊｌｏへ
送られる。
する場合、第４図に示すように、１ビツト当たりのＡＤ
変換時間に１６０ＬＫの時間が必要であり、１０ビツト
であれば１６００ＬＫの時間後に、ＡＤコンバータ３０
はその変換動作を終了することになる。この動作が終了
すると、変換制御回路４０内では、図示しない回路によ
り、変換終了信号Ｃ０ＶＥＮＤが発生し、その変換終了
信号Ｃ０ＶＥＮＤにより、Ｄ−ＦＦ４２がリセットされ
る。ラッチ回路３７の出力端子Ｑから出力されるディジ
タル信号Ｄｏｕｔは、ＣＰＵ１０からの読み出し信号Ｒ
に基づき、データバスＤＢｎを介して該ＣＰ（Ｊｌｏへ
送られる。
ここで、ＡＤコンバータ３０の動作中、ＣＰＵ１０を常
に動作させていると、そのＣＰＵ１０から発生するノイ
ズにより、ＡＤ変換の精度が十分に実現できない。その
ため、ＡＤ変換の精度を向上させるために、ＡＤ変換中
、ＣＰＵｌ０の動作を停止させることが考えられる。し
かし、ＣＰＵ１０の動作をＡＤ変換中停止させると、該
ＣＰＩＪ１０の使用効率が低下する。ＡＤコンバータ３
０の変換動作中、ノイズの影響を受けて精度低下につな
がる期間は、限られている。
に動作させていると、そのＣＰＵ１０から発生するノイ
ズにより、ＡＤ変換の精度が十分に実現できない。その
ため、ＡＤ変換の精度を向上させるために、ＡＤ変換中
、ＣＰＵｌ０の動作を停止させることが考えられる。し
かし、ＣＰＵ１０の動作をＡＤ変換中停止させると、該
ＣＰＩＪ１０の使用効率が低下する。ＡＤコンバータ３
０の変換動作中、ノイズの影響を受けて精度低下につな
がる期間は、限られている。
例えば、第１図のコンデンサ３５へのアナログ入力の充
電が終了する直前、ノイズが発生すると、正常な電圧値
によるコンデンサ３５への充電ができなくなる。さらに
、充電されたコンデンサ３５のアナログ入力と基準電圧
入力との大小比較が終了する直前（ラッチ信号ＷＯＬＩ
主によりその大小比較結果をラッチ回路３７にラッチす
る直前）、ノイズが発生すると、正常な電圧による大小
比較ができなくなる。これに対して、第４図に示す制御
信号ＥＡの立上り時点や、前半の期間等でノイズが発生
しても、前記の残りの期間にノイズがなければ、ＡＤ変
換の精度が安定して得られる。
電が終了する直前、ノイズが発生すると、正常な電圧値
によるコンデンサ３５への充電ができなくなる。さらに
、充電されたコンデンサ３５のアナログ入力と基準電圧
入力との大小比較が終了する直前（ラッチ信号ＷＯＬＩ
主によりその大小比較結果をラッチ回路３７にラッチす
る直前）、ノイズが発生すると、正常な電圧による大小
比較ができなくなる。これに対して、第４図に示す制御
信号ＥＡの立上り時点や、前半の期間等でノイズが発生
しても、前記の残りの期間にノイズがなければ、ＡＤ変
換の精度が安定して得られる。
そこで本実施例では、第１図のＯＲゲート４６ｆから出
力される変換停止信＠ＡＤＨＬＴが、へ〇コンバータ３
０の変換動作中、特に精度に影響を及ぼす前記の特定期
間、゛ＨＴＴレベルとなり、第３図のＤ−ＦＦ５０の入
力端子りに与えられる。
力される変換停止信＠ＡＤＨＬＴが、へ〇コンバータ３
０の変換動作中、特に精度に影響を及ぼす前記の特定期
間、゛ＨＴＴレベルとなり、第３図のＤ−ＦＦ５０の入
力端子りに与えられる。
すると、Ｄ−ＦＦ５０は、ＣＰＵ１０からのクロックパ
ルスＣＬＫの立下りにより、変換停止信号ＡＤＨＬ丁を
取り込み、該出力端子ＱからＣＰＵ１０へ出力するＣＰ
Ｕストップ信号ＳＰを゛ＨＩＴレベルにする。これによ
り、ＣＰＵ１０は、クロックパルスＣＬＫの発生動作以
外の主要動作を停止する。
ルスＣＬＫの立下りにより、変換停止信号ＡＤＨＬ丁を
取り込み、該出力端子ＱからＣＰＵ１０へ出力するＣＰ
Ｕストップ信号ＳＰを゛ＨＩＴレベルにする。これによ
り、ＣＰＵ１０は、クロックパルスＣＬＫの発生動作以
外の主要動作を停止する。
ＡＤコンバータ３０によるＡＤ変換動作が終了すると、
ＣＰＬＪｌｏｌ、ｔＡＤ変換終了データをデータバスＤ
Ｂｎ及び書込み信号Ｗにより、出力する。
ＣＰＬＪｌｏｌ、ｔＡＤ変換終了データをデータバスＤ
Ｂｎ及び書込み信号Ｗにより、出力する。
すると、ＡＤコンバータ部２０内のＤ−ＦＦ４２は、書
込み信号Ｗの立下り時にデータバスＤＢｎがパビルベル
であるため、該出力端子Ｑから出力する変換開始信号３
４２がパドルベルこの“ＬＩＴレベルの変換開始信号３
４２は、インバータ４３で反転されて（Ｉ Ｈ ＋＋レ
ベルとなり、その（ｌ Ｈ ＩＴレベルによってＤ−Ｆ
Ｆ４４，４５ａ〜４５ｄがリセットされ、その各出力端
子Ｑが“Ｌ″レベルさらにその反転出力端子頁か゛′Ｈ
゛ルベルとなる。そのため、変換制御回路４０が初期化
され、ＡＤ変換動作が停止状態になってＡＤ変換動作を
終了する。
込み信号Ｗの立下り時にデータバスＤＢｎがパビルベル
であるため、該出力端子Ｑから出力する変換開始信号３
４２がパドルベルこの“ＬＩＴレベルの変換開始信号３
４２は、インバータ４３で反転されて（Ｉ Ｈ ＋＋レ
ベルとなり、その（ｌ Ｈ ＩＴレベルによってＤ−Ｆ
Ｆ４４，４５ａ〜４５ｄがリセットされ、その各出力端
子Ｑが“Ｌ″レベルさらにその反転出力端子頁か゛′Ｈ
゛ルベルとなる。そのため、変換制御回路４０が初期化
され、ＡＤ変換動作が停止状態になってＡＤ変換動作を
終了する。
以上のように、本実施例では、ＡＤコンバータ３０の変
換動作中にその変換動作の精度に影響を及ぼす特定期間
のみＣＰＵストップ信号信号Ｓ上り、ＣＰＵ１０の主要
動作を停止させるようにした。そのため、ＣＰＵ１０の
ノイズによるＡＤ変換動作の精度低下を的確に防止でき
る。しかも、ＣＰＵ１０の停止期間が短いため、該ＣＰ
ｔＪ１０によってＡＤ変換処理以外の他の処理が行える
。
換動作中にその変換動作の精度に影響を及ぼす特定期間
のみＣＰＵストップ信号信号Ｓ上り、ＣＰＵ１０の主要
動作を停止させるようにした。そのため、ＣＰＵ１０の
ノイズによるＡＤ変換動作の精度低下を的確に防止でき
る。しかも、ＣＰＵ１０の停止期間が短いため、該ＣＰ
ｔＪ１０によってＡＤ変換処理以外の他の処理が行える
。
そのため、ＣＰＵ１０の処理効率を低下させることなく
、精度の良いＡＤ変換動作が可能となる。
、精度の良いＡＤ変換動作が可能となる。
なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ａ） 第１図のＡＤコンバータ３０は、逐次比較型
等の伯の構成のＡＤＤンバータで構成してもよい。ざら
に、変換制御回路４０は、他のフリップフロップやゲー
ト回路等を用いることにより、図示以外の回路構成に変
形することも可能である。
等の伯の構成のＡＤＤンバータで構成してもよい。ざら
に、変換制御回路４０は、他のフリップフロップやゲー
ト回路等を用いることにより、図示以外の回路構成に変
形することも可能である。
（ｂ） 第３図のＤ−ＦＦ５０は、ＡＤコンバータ部
２０内あるいはＣＰＵ１０内に設けるようにしてもよい
。
２０内あるいはＣＰＵ１０内に設けるようにしてもよい
。
（Ｃ） 上記実施例では、ＣＰＵ１０にＡＤコンバー
タ部２０を接続した例を説明したが、該ＣＰＵｌ０にＤ
Ａコンバータ部を追加接続したり、あるいはＡＤコンバ
ータ部２０に代えてＤＡコンバータ部を接続しても、本
発明を適用できる。
タ部２０を接続した例を説明したが、該ＣＰＵｌ０にＤ
Ａコンバータ部を追加接続したり、あるいはＡＤコンバ
ータ部２０に代えてＤＡコンバータ部を接続しても、本
発明を適用できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、変換制御
回路により、コンバータの変換動作中に、その精度に影
響を及ぼす特定の期間のみ、変換停止信号によりＣＰＵ
の主要動作を停止させるようにした。そのため、ＣＰＵ
のノイズによるコンバータの変換動作の精度劣化を的確
に防止できる。
回路により、コンバータの変換動作中に、その精度に影
響を及ぼす特定の期間のみ、変換停止信号によりＣＰＵ
の主要動作を停止させるようにした。そのため、ＣＰＵ
のノイズによるコンバータの変換動作の精度劣化を的確
に防止できる。
しかも、特定の期間のみＣＰＵが停止するため、その停
止期間が短く、コンバータの変換処理以外にＣＰＵによ
る他の処理が実行可能となる。従って、ＣＰＵ仝休の処
理効率を低下させることなく、精度のよいコンバータに
よる変換動作が可能となる。
止期間が短く、コンバータの変換処理以外にＣＰＵによ
る他の処理が実行可能となる。従って、ＣＰＵ仝休の処
理効率を低下させることなく、精度のよいコンバータに
よる変換動作が可能となる。
第１図は本発明の実施例を示すＡＤコンバータ部の要部
の回路図、第２図は従来のコンバータ内蔵マイクロコン
ピュータの構成ブロック図、第３図は本発明の実施例を
示すコンバータ内蔵マイクロコンピュータの要部の構成
ブロック図、第４図は第１図及び第３図のタイミングチ
ャートである。 １０・ＣＰＵ、２Ｏ−ＡＤコンパ−１部、３゜・・・Ａ
Ｄコンバータ、４０・・・変換制御回路、ＡＤＨＬＴ・
・・・・・変換停止信号。
の回路図、第２図は従来のコンバータ内蔵マイクロコン
ピュータの構成ブロック図、第３図は本発明の実施例を
示すコンバータ内蔵マイクロコンピュータの要部の構成
ブロック図、第４図は第１図及び第３図のタイミングチ
ャートである。 １０・ＣＰＵ、２Ｏ−ＡＤコンパ−１部、３゜・・・Ａ
Ｄコンバータ、４０・・・変換制御回路、ＡＤＨＬＴ・
・・・・・変換停止信号。
Claims (1)
- 【特許請求の範囲】 プログラム命令に従ってディジタル信号を演算処理する
中央処理装置と、前記中央処理装置の入出力に対するア
ナログ信号とディジタル信号の変換を行うコンバータと
を、備えたコンバータ内蔵マイクロコンピュータにおい
て、 前記中央処理装置の制御出力に基づき前記コンバータの
変換動作を制御すると共に前記コンバータの特定期間に
変換停止信号を前記中央処理装置へ出力する変換制御回
路を、 設けたことを特徴とするコンバータ内蔵マイクロコンピ
ュータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15181390A JP3288694B2 (ja) | 1990-06-11 | 1990-06-11 | マイクロコンピュータ |
| KR1019920700223A KR100187805B1 (ko) | 1990-06-11 | 1991-06-10 | 컨버터내장 마이크로 컴퓨터 |
| PCT/JP1991/000774 WO1991020051A1 (en) | 1990-06-11 | 1991-06-10 | Microcomputer provided with built-in converter |
| US07/834,579 US5307066A (en) | 1990-06-11 | 1991-06-10 | Microprocessor controlled converter having reduced noise interference and method of operating same |
| EP91910650A EP0487743B1 (en) | 1990-06-11 | 1991-06-10 | Microcomputer provided with built-in converter |
| DE69130152T DE69130152T2 (de) | 1990-06-11 | 1991-06-10 | Mikrorechner mit eingebautem d/a-wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15181390A JP3288694B2 (ja) | 1990-06-11 | 1990-06-11 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0444180A true JPH0444180A (ja) | 1992-02-13 |
| JP3288694B2 JP3288694B2 (ja) | 2002-06-04 |
Family
ID=15526872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15181390A Expired - Fee Related JP3288694B2 (ja) | 1990-06-11 | 1990-06-11 | マイクロコンピュータ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5307066A (ja) |
| EP (1) | EP0487743B1 (ja) |
| JP (1) | JP3288694B2 (ja) |
| KR (1) | KR100187805B1 (ja) |
| DE (1) | DE69130152T2 (ja) |
| WO (1) | WO1991020051A1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69229786T2 (de) * | 1991-05-29 | 2000-08-10 | Pacific Microsonics Inc | Verbessertes System zur Kodierung/Dekodierung von Signalen |
| US5842037A (en) * | 1995-03-20 | 1998-11-24 | Telefonaktiebolaget Lm Ericsson | Interference reduction in TDM-communication/computing devices |
| US5706004A (en) * | 1995-09-18 | 1998-01-06 | Phylon Communications, Inc. | System for reducing noise coupling between digital and analog circuitry |
| US6195690B1 (en) | 1996-04-15 | 2001-02-27 | Gw Instruments, Inc. | Network based data acquisition system |
| JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ／ディジタル変換器制御方法 |
| US6057791A (en) * | 1998-02-18 | 2000-05-02 | Oasis Design, Inc. | Apparatus and method for clocking digital and analog circuits on a common substrate to enhance digital operation and reduce analog sampling error |
| US6091349A (en) * | 1998-09-30 | 2000-07-18 | Cirrus Logic, Inc. | Noise management scheme for high-speed mixed-signal integrated circuits |
| US6963626B1 (en) | 1998-10-02 | 2005-11-08 | The Board Of Trustees Of The Leland Stanford Junior University | Noise-reducing arrangement and method for signal processing |
| US6369738B1 (en) * | 1999-08-17 | 2002-04-09 | Eric Swanson | Time domain/frequency domain data converter with data ready feature |
| JP3889659B2 (ja) * | 2002-04-25 | 2007-03-07 | 株式会社ルネサステクノロジ | Ａ／ｄ変換器 |
| US7324496B1 (en) | 2002-05-01 | 2008-01-29 | Nxp B.V. | Highly integrated radio-frequency apparatus and associated methods |
| US8478921B2 (en) * | 2004-03-31 | 2013-07-02 | Silicon Laboratories, Inc. | Communication apparatus implementing time domain isolation with restricted bus access |
| GB0407587D0 (en) * | 2004-04-02 | 2004-05-05 | Univ Nottingham Trent | Cancer associated antigens |
| US8884791B2 (en) * | 2004-06-29 | 2014-11-11 | St-Ericsson Sa | Keypad scanning with radio event isolation |
| US7248848B2 (en) * | 2004-06-30 | 2007-07-24 | Matthews Phillip M | Communication apparatus including dual timer units |
| US7761056B2 (en) * | 2004-07-23 | 2010-07-20 | St-Ericsson Sa | Method of controlling a processor for radio isolation using a timer |
| US7433393B2 (en) | 2004-07-23 | 2008-10-07 | Nxp B.V. | Apparatus for controlling a digital signal processor for radio isolation and associated methods |
| US8472990B2 (en) * | 2004-07-23 | 2013-06-25 | St Ericsson Sa | Apparatus using interrupts for controlling a processor for radio isolation and associated method |
| US20050008095A1 (en) * | 2004-07-23 | 2005-01-13 | Rush Frederick A. | Apparatus using interrupts for controlling a processor for radio isolation and associated methods |
| US7567637B2 (en) | 2004-09-30 | 2009-07-28 | St-Ericsson Sa | Wireless communication system and method with frequency burst acquisition feature using autocorrelation and narrowband interference detection |
| US7593482B2 (en) * | 2004-09-30 | 2009-09-22 | St-Ericsson Sa | Wireless communication system with hardware-based frequency burst detection |
| US8019382B2 (en) * | 2004-12-29 | 2011-09-13 | St-Ericsson Sa | Communication apparatus having a standard serial communication interface compatible with radio isolation |
| US7778674B2 (en) * | 2004-12-29 | 2010-08-17 | St-Ericsson Sa | Communication apparatus having a SIM interface compatible with radio isolation |
| US7805170B2 (en) * | 2005-03-30 | 2010-09-28 | St-Ericsson Sa | System and method for efficient power supply regulation compatible with radio frequency operation |
| US7209061B2 (en) * | 2005-03-30 | 2007-04-24 | Silicon Laboratories, Inc. | Method and system for sampling a signal |
| US7283503B1 (en) * | 2005-06-24 | 2007-10-16 | Silicon Laboratories, Inc. | Communication apparatus including a buffer circuit having first and second portions for alternately storing results |
| US7801207B2 (en) * | 2005-06-24 | 2010-09-21 | St-Ericsson Sa | Signal processing task scheduling in a communication apparatus |
| US7414560B2 (en) * | 2005-06-29 | 2008-08-19 | Shaojie Chen | Wireless communication system including an audio underflow protection mechanism operative with time domain isolation |
| FR2895200B1 (fr) * | 2005-12-20 | 2008-02-22 | Silicon Lab Inc | Procede d'acquisition d'un burst de correction de frequence par un dispositif de radiocommunication, et dispositif de radiocommunication correspondant. |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6458044A (en) * | 1987-08-28 | 1989-03-06 | Nec Corp | Microcomputer incorporating a/d and d/a converters |
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