KR100187805B1

KR100187805B1 - 컨버터내장 마이크로 컴퓨터

Info

Publication number: KR100187805B1
Application number: KR1019920700223A
Authority: KR
Inventors: 지로 고바야시; 사토루 수와베; 순지 아베
Original assignee: 사와무라 시코; 오키 덴키 고교 가부시키가이샤
Priority date: 1990-06-11
Filing date: 1991-06-10
Publication date: 1999-06-01
Also published as: KR920702518A; WO1991020051A1; EP0487743B1; JPH0444180A; DE69130152T2; US5307066A; EP0487743A1; JP3288694B2; DE69130152D1; EP0487743A4

Abstract

프로그램 명령에 따라서 디지털 신호를 연산 처리하는 CPU(10)와, 상기 CPU(10)의 입출력에 대한 아날로그 신호와 디지털 신호의 변환을 행하는 컨버터(30)(AD컨버터 혹은 DA컨버터)를 구비한 컨버터 내장 마이크로 컴퓨터에 있어서, 상기 CPU(10)의 제어출력에 따라서 상기 컨버터(30)의 변환 동작을 제어함과 동시에 컨버터(30)의 특정 기간(예컨대, 컨버터의 변환동작중에 변환 정밀도에 영향을 미치는 기간)에 동작 정지 신호를 상기 CPU(10)로 출력하는 변환 제어회로(40)를 설치한 것이다.

Description

컨버터내장 마이크로 컴퓨터

제1도는 본 발명의 실시예를 표시하는 AD컨버터부의 주요 회로도.

제2도는 종래의 컨버터내장 마이크로 컴퓨터의 구성블럭도.

제3도는 본 발명의 실시예를 표시하는 컨버터내장 마이크로 컴퓨터의 주요 구성블럭도.

제4도는 제1도 및 제3도의 타이밍챠트.

* 도면의 주요부분에 대한 부호의 설명

1,10 : 중앙처리장치(CPU)

2,20,30 : 아날로그 디지털 컨버터(AD컨버터 또는 DA컨버터)

3,21 : 아날로그 입력단자 4 : 에지검출회로

31,32 : 인버터 35 : 콘덴서

36 : 컴퍼레이터 37 : 래치회로

50 : 지연형 플립플롭(D-FF) ADHLT : 변환정지신호

ST : 변환개시신호 S2 : 선택신호

CLR : 해제신호 AB : 어드레스 버스

DB,DBn : 데이터 버스

본 발명은 아날로그 디지털 컨버터(이하, AD컨버터라함) 또는 디지털 아날로그 컨버터(이하, DA컨버터라함) 또는 그들 모두를 내장한 마이크로 컴퓨터에 관한 것으로서, 특히, 노이즈에 의한 변환정밀도의 저하방지를 도모한 컨버터내장 마이크로 컴퓨터에 관한 것이다.

종래 이와 같은 분야의 기술로서는 일본 특개소 64-58043호 공보에 기재된 것이 있었다. 이하, 그 구성을 도면을 사용하여 설명한다.

제2도는 종래의 컨버터내장 마이크로 컴퓨터의 일구성예를 표시하는 블럭도이다.

이 컨버터내장 마이크로 컴퓨터는 프로그램 명령에 따라서 디지털 신호를 연산처리하는 중앙처리장치(이하, CPU라함)(1)를 구비하고, 상기 CPU(1)에는 데이터 버스(DB) 및 어드레스 버스(AB)를 통하여 AD컨버터(2)가 접속되어 있다. AD컨버터(2)는 CPU(1)에서 출력되는 AD변환개시신호(ST)에 의거하여 아날로그 입력단자(3)에 입력된 아날로그 신호를 디지털 신호로 변환하여그 디지털 신호를 데이터 버스(DB)를 통하여 CPU(1)로 보냄과 동시에, AD선택신호(S2)를 출력하는 기능을 한다.

이 CPU(1) 및 AD컨버터(2)에는 에지검출회로(4)가 접속되어 있다. 에지검출회로(4)는 AD선택회로(S2)에 따라서 AD컨버터(2)의 변환 동작 상태를 검출하는 회로이고, CPU스톱신호(SP) 또는 스톱해제신호(CLR)를 CPU(1)로 보내는 기능을 한다.

이런 종류의 마이크로 컴퓨터에서는 CPU(1)가 프로그램에 의해 미리 AD컨버터(2)에 할당된 어드레스를 어드레스 버스(AB)를 통하여 AD컨버터(2)로 출력한다. 그러면, AD컨버터(2)가 선택되고 선택된 AD컨버터(2)에서 출력되는 AD선택신호(S2)가 액티브로 되어, L레벨에서 H레벨로 변화한다. 에지검출회로(4)에서는 AD선택신호(S2)의 L레벨에서 H레벨로의 상승에지를 검출하고, CPU스톱신호(SP)를 CP U(1)로 출력하여 CPU(1)에 대해 동작정지를 요구한다.

CPU(1)는 CPU스톱신호(SP)를 받아 스톱모드로 들어감과 동시에, AD변환개시신호(ST)를 AD컨버터(2)로 출력하여 AD변환의 동작을 개시시킨다. 이것에 의하여 AD컨버터(2)는 아날로그 입력단자(3)에서의 아날로그 신호를 디지털 신호로 변환하여 소정의 시간경과 후 AD변환이 종료하면, 상기 AD컨버터(2)에서 출력되는 AD선택신호(S2)가 L레벨에서 H레벨로 하강한다. 이것을 에지검출회로(4)가 검출하여 스톱해제신호(CLR)를 CPU(1)로 출력하고 CPU(1)의 동작을 다시 개시시킨다.

이와 같이 종래의 마이크로 컴퓨터에서는 AD컨버터(2)가 변환동작중인 것을 판별하는 에지검출회로(4)를 설치하여, AD컨버터(2)의 동작중에는 상기 에지검출회로(4)에서 출력된 CPU스톱신호(SP)에 의해 CPU(1)의 주요 동작을 정지시킨다.

이것에 의하여 AD변환중에 있어서 CPU(1)에서 생기는 노이즈를 경감시키고, 그것에 의해 AD컨버터(2)의 정밀도를 향상시킬 수 있다. 그렇지만 상기 구성의 마이크로 컴퓨터에서는 AD컨버터(2)(혹은 DA컨버터)가 변환 동작을 하고 있는 사이에 CPU(1)가 동작 정지 상태로 되기 때문에 AD변환동작 혹은 DA변환동작 이외의 처리를 할 수 없고 CPU(1)의 사용 효율이 낮다고 하는 문제가 있었다.

또 CPU 자체의 명령 실행을 정지하는 홀트(halt, 정지명령) 모드를 갖는 마이크로 컴퓨터라면 특별히 에지검출회로(4)를 부가하지 않아도 상기와 같은 처리가 프로그램에 의하여 가능하다.

본 발명은 상기 종래 기술이 가지고 있는 과제로서 회로규모의 증대를 초래하지 않고, 또한 CPU 사용 효율의 대폭적인 저하를 초래하지 않으며, AD변환 혹은 DA변환의 정밀도를 향상시키는 것이 곤란한 점에 대하여 해결한 컨버터내장 마이크로 컴퓨터를 제공하는 것이다.

본 발명은 상기 과제를 해결하기 위하여 프로그램 명령에 따라서 디지털 신호를 연산처리하는 CPU와, 상기 CPU의 입출력에 대한 아날로그 신호와 디지털 신호의 변환을 행하는 컨버터(AD컨버터 혹은 DA컨버터)를 구비한 컨버터내장 마이크로 컴퓨터에 있어서, 상기 CPU의 제어출력에 의거하여 컨버터의 변환동작을 제어함과 동시에 상기 컨버터의 특정기간(예컨대, 컨버터의 변환동작중에 변환정밀도에 영향을 미치는 기간)에 동작 정지신호를 CPU로 출력하는 변환 제어회로를 설치한 것이다.

본 발명에 의하면 이상과 같이 컨버터내장 마이크로 컴퓨터를 구성한 것이므로, 프로그램 명령에 따라서 CPU가 변환 제어회로에 대하여 변환 개시 명령을 출력하면 변환 제어회로는 컨버터의 변환동작을 제어한다. 컨버터는 입력되는 아날로그 신호를 디지털 신호로 변환하여 CPU로 보내든지 혹은 CPU에서의 디지털 신호를 아날로그 신호로 변환하여 출력하는 변환동작을 실행한다.

이 변환동작중에 있어서 변환 제어회로는 변환동작중 노이즈의 영향을 가장 받기 쉬운 특정 기간만 동작정지 신호를 CPU에 출력한다. 그러면 CPU는 특정 기간만 주요 동작을 정지한다. 이 동작 정지에 의하여 CPU가 컨버터에 미치는 노이즈의 영향을 방지할 수 있고, 그것에 의하여 컨버터의 변환 정밀도의 향상을 도모함과 동시에 변환동작중에도 CPU 처리의 실행이 가능하게 되어 CPU의 사용 효율이 향상된다. 따라서 상기 과제를 해결할 수 있다.

제3도는 본 발명의 실시예를 표시하는 컨버터내장 마이크로 컴퓨터의 주요 구성블럭도이고, 제1도는 마이크로 컴퓨터에 설치되는 AD컨버터부의 주요 회로도이다.

제3도에 표시한 컨버터내장 마이크로 컴퓨터는 도시되지 않은 메모리에 격납된 프로그램을 실행하는 CPU(10)를 구비하고 있다. CPU(10)는 산술 연산 및 논리연산을 행하는 연산부와, CPU전체의 제어를 행하는 제어부와, CPU내의 내부 메모리로서의 기능을 갖는 레지스터부를 구비하고 있다. 이 CPU(10)는 AD변환개시 데이터를 데이터 버스(DBn)를 통하여 AD컨버터부(20)로 보냄과 동시에 기록신호(W), 판독신호(R) 및 클록펄스(CLK)를 AD컨버터부(20)에 공급하고, 다시 CPU스톱신호(SP)에 의거하여 클록펄스 출력동작 이외의 주요한 동작을 정지하는 기능을 한다.

CPU(10)에 접속된 AD컨버터부(20)는 데이터 버스(DBn)를 통하여 AD변환개시 데이터나 기록신호(W) 등을 CPU(10)에서 입력하면, 아날로그 입력단자(21)에서 입력되는 아날로그 신호(Ain)를 디지털 신호로 변환하는 기능을 함과 동시에, 그 변환동작중에 변환 정밀도에 영향을 미치는 특정의 기간만 변환 정지신호(ADHLT)를 출력하는 기능을 한다. 이 ADHLT는 동기용의 지연형 플립플롭(이하, D-FF이라함)(50)의 입력단자(D)에 접속되어 있다.

D-FF(50)의 클록입력단자에는 CPU(10)에서의 클록펄스(CLK)가 입력되고, D-FF(50)의 출력단자(Q)에서 출력되는 CPU스톱신호(SP)가 CPU(10)에 공급되는 구성으로 되어 있다. 이 D-FF(50)은 클록펄스(CLK)의 하강에지에 의해 동작하고 CPU스톱신호(SP)를 출력단자(Q)에서 CPU(10)로 공급하는 회로이다.

제1도에 표시한 바와 같이 AD컨버터부(20)내에는 예컨대 쵸퍼(chopper)형의 AD컨버터(30) 및 상기 AD컨버터(30)의 변환 타이밍을 제어하는 변환 제어회로(40) 등이 설치되어 있다.

AD컨버터(30)는 아날로그 입력을 제어하는 제어신호(EA)를 반전하는 인버터(inverter)(31)와, 기준전압(VR)의 입력을 제어하는 제어신호(ER)를 반전하는 인버터(32)와, 제어신호(EA) 및 인버터(31)의 출력에 의하여 아날로그 신호(Ain)의 입력을 제어하는 아날로그 스위치(33)와, 제어신호(ER) 및 인버터(32)의 출력에 의하여 기준전압(VR)의 입력을 제어하는 아날로그 스위치(34)를 구비하고 있다. 이 아날로그 스위치(33,34)에는 콘덴서(35) 및 컴퍼레이터(Comparator)(36)가 접속되고, 상기 컴퍼레이터(36)의 출력이 래치(latch)회로(37)의 입력단자(D)에 접속되어 있다.

래치회로(37)는 래치입력단자(L)에 입력되는 래치신호(Wout)에 따라서 컴퍼레이터(36)의 출력을 래치하고, 상기 래치한 데이터를 디지털 신호(Dout)의 형태로 출력단자(Q)에서 출력하여 도면에 표시되지 않은 레지스터에 AD컨버터의 비트분을 순차로 축적하고 제3도의 데이터 버스(DBn)를 통하여 CPU(10)로 공급된다.

변환 제어회로(40)는 CPU(10)에서의 기록신호(W) 및 클록펄스(CLK)를 입력하는 2입력의 앤드게이트(이하, AND게이트라함)(41)를 구비하고 상기 AND게이트(41)의 출력측이 D-FF(42)의 클록입력단자에 접속되어 있다.

D-FF(42)은 CPU(10)에서 출력되는 기록신호(W)의 하강에지에 의해 데이터 버스(DBn)의 내용을 입력단자(D)로 입력하고, 출력단자(Q)로 변환 개시 신호(S42)를 출력하는 회로이다. 이 D-FF(42)은 변환 제어회로(40)의 동작개시를 제어함과 동시에 리세트(reset)단자(R)에 입력되는 변환종료 신호(COVEND)에 의하여 변환 제어회로(40)를 초기화하는 기능을 한다.

D-FF(42)의 출력단자(Q)는 인버터(43)를 통하여 D-FF(44) 및 카운터(예컨대 존슨 카운터)(45)의 각 리세트단자(R)에 접속되어 있다. D-FF(44)은 클록입력단자에 입력되는 클록펄스(CLK)를 2분주하여 출력단자(Q)로 출력하는 회로이고, 상기 출력을 클록펄스로 하여 카운터(45)에 공급된다. 카운터(45)는 예컨대 4개의 D-FF(45a~45d)을 종속 접속하여 종단의 D-FF(45d)의 출력단자()와 초단의 D-FF(45a)의 입력단자(D)를 접속한 구성으로 되어 있다.

카운터(45)의 출력측에는 논리회로(46)가 접속되어 있다. 논리회로(46)는 카운터(45)의 출력의 논리를 취하여 제어신호(EA, ER), 래치신호(Wout), 및 변환 정지신호(ADHLT)를 출력하는 회로이고, 2입력의 AND게이트(46a~46e) 및 2입력의 오아게이트(이하, OR게이트라 함)(46f)로 구성되어 있다.

제4도는 제1도 및 제3도의 동작을 표시하는 타이밍 챠트이고, 이 도면을 참조하면서 본 실시예의 마이크로 컴퓨터의 동작을 설명한다.

제3도의 CPU(10)는 미리 AD컨버터부(20)에 할당된 어드레스나 AD변환개시 데이터를 데이터 버스(DBn) 및 기록신호(W)에 의하여 출력하면 AD컨버터(20)가 AD변환을 개시한다.

즉 제1도에 표시한 AD컨버터부(20)에 있어서, 변환 제어회로(40)내의 D-FF(42)은 CPU(10)에서의 기록신호(W)의 하강에지에 의해 데이터 버스(DBn)의 내용, 즉, H레벨을 입력하여 출력단자(Q)에서 출력하는 변환개시 신호(S42)를 H레벨로 한다. 이 변환 개시 신호(S42)는 인버터(43)로 반전되어 D-FF(44) 및 카운터(45)내의 D-FF(45a~45d)의 리세트단자(R)가 L레벨로 된다. 그러면 D-FF(44)은 CPU(10)에서 출력되는 클록펄스(CLK)를 2분주하여 상기 2분주한 클록펄스(1/2 CLK)를 출력단자(Q)로 출력하는 카운터(45)내의 D-FF(45a~45d)의 각 클록입력단자에 공급한다.

D-FF(45a~45d)은 클록펄스(1/2 CLK)에 의해 카운트 동작을 행하여 그 카운트 결과를 각 출력단자(Q)로 각각 출력한다. 이들 카운트 결과는 논리회로(46)내의 AND게이트(46a~46e) 및 OR게이트(46f)로 논리가 취득되어 그 논리 결과에 따른 제어신호(EA,ER), 래치신호(Wout) 및 변환 정지신호(ADHLT)가 출력된다.

AND게이트(46a)에서 출력되는 제어신호(EA)는 D-FF(45a)의 출력단자(Q)가 H레벨이고, D-FF(45d)의 반전 출력단자()가 H레벨일 때 H레벨로 된다. AND게이트(46b)에서 출력되는 제어신호(ER)는 D-FF(45a)의 반전 출력단자()가 H레벨이고, D-FF(45d)의 출력단자(Q)가 H레벨일 때 H레벨로 된다. AND게이트(46e)에서 출력되는 래치신호(Wout)는 D-FF(45c)의 반전 출력단자()가 H레벨이고, D-FF(45d)의 출력단자(Q)가 H레벨이고, 또 D-FF(44)의 출력단자(Q)가 H레벨일 때 H레벨로 된다.

또 OR게이트(46f)에서 출력되는 변환 정지신호(ADHLT)는 D-FF(45c)의 출력단자(Q)가 H레벨이고 D-FF(45d)의 반전 출력단자()가 H레벨일 때 또는 D-FF(45c)의 반전 출력단자()가 H레벨이고 D-FF(45d)의 출력단자(Q)가 H레벨일 때 각각 H레벨로 된다.

그 때문에 D-FF(42)에서 출력되는 변환 개시 신호(S42)가 H레벨로 되면, 2CLK 후에 제어신호(EA)가 H레벨로 되고, AD컨버터(30)내의 인버터(31)를 통하여 아날로그 스위치(33)가 온 상태로 된다. 이때 제어신호(ER)는 L레벨이기 때문에 AD컨버터(30)내의 아날로그 스위치(34)는 오프상태로 되어 있다. 아날로그 스위치(33)가 온 상태로 되면 아날로그 입력단자(21)에서 입력된 아날로그 신호(Ain)가 상기 아날로그 스위치(33)를 통하여 콘덴서(35)로 보내져 콘덴서(35)가 충전된다.

제어신호(EA)는 6CLK기간 H레벨을 유지한 후, L레벨로 되기 때문에 아날로그 스위치(33)가 오프상태로 된다. 2CLK후에 제어신호(ER)가 H레벨로 되어 아날로그 스위치(34)가 온 상태로 된다. 아날로그 스위치(34)가 온 상태로 되면 변환 제어회로(40)내의 도시되지 않은 아날로그 회로에서 생성된 기준전압(VR)이 아날로그 스위치(34)를 통하여 콘덴서(35)에 전달된다. 컴퍼레이터(36)는 콘덴서(35)에 충전된 아날로그 신호(Ain)와 기준전압(VR)의 대소 비교를 행하고, 그 비교 결과를 래치회로(37)의 입력단자(D)로 보낸다. 래치회로(37)는 제어신호(ER)가 H레벨로 된 후, 6CLK후에 H레벨로 되는 래치신호(Wout)에 의하여 콘덴서(34)의 대소 비교 결과를 래치한다.

제어신호(ER)는 6CLK기간 H레벨을 유지하고 그후 L레벨로 된다. 제어신호(ER)가 L레벨로 되고 2CLK후에 다시 제어신호(EA)가 H레벨로 된다. AD컨버터(30)는 상기의 동작을 분해능의 비트분 반복하고 AD변환을 종료한다.

예컨대 AD컨버터(30)가 10비트의 분해능을 가진 경우, 제4도에 표시한 것과 같이 1비트 당의 AD변환 시간에 16CLK의 시간이 필요하며 10비트라면 160CLK의 시간 후에 AD컨버터(30)는 그 변환 동작을 종료하는 것이 된다. 이 동작이 종료하면 변환 제어회로(40)내에서는 도시되지 않은 회로에 의해 변환 종료 신호(COVEND)가 발생하고, 상기 변환 종료 신호(COVEND)에 의하여 D-FF(42)이 리세트된다.

이 L레벨의 변환 개시 신호(S42)는 인버터(43)로 반전되어 H레벨로 되고, 상기 H레벨에 의하여 D-FF(44,45a~45d)이 리세트되며, 각 출력단자(Q)가 L레벨로, 또한 반전 출력단자()가 H레벨로 된다. 그 때문에 변환 제어회로(40)가 초기화되고 AD변환 동작이 정지 상태로 되어 AD변환 동작을 종료한다. 래치회로(37)의 출력단자(Q)에서 출력되는 디지털 신호(Dout)는 도시되지 않은 레지스터에 AD컨버터의 비트분이 순차로 축적되고 CPU(10)에서의 판독신호(R)에 의거하여 데이터 버스(DBn)를 통하여 CPU(10)로 보내진다.

여기에서 AD컨버터(30)의 동작중 CPU(10)를 항상 동작시키고 있으면, CPU (10)에서 발생하는 노이즈에 의하여 AD변환의 정밀도를 충분히 실현할 수 없다. 그 때문에 AD변환의 정밀도를 향상시키기 위하여 AD변환중 CPU(10)의 동작을 정지시키는 것이 고려된다.

그러나 CPU(10)의 동작을 AD 변환중 정지시키면, CPU(10)의 사용 효율이 저하한다. AD컨버터(30)의 변환동작중 노이즈의 영향을 받아 정밀도 저하로 연결되는 기간은 한정되어 있다.

즉, 제1도의 콘덴서(35)로의 아날로그 입력의 충전이 종료하기 직전에, 노이즈가 발생하면 정상인 전압값에 의한 콘덴서(35)로의 충전을 할 수 없게 된다. 또한, 충전된 콘덴서(35)의 아날로그 입력과 기준전압 입력과의 대소 비교가 종료하기 직전(래치신호(Wout)에 의해 그 대소 비교 결과를 래치회로(37)에 래치하기 직전)에, 노이즈가 발생하면 정상인 전압에 의한 대소 비교를 할 수 없게 된다. 이것에 대하여 제4도에 표시하는 제어신호(EA)의 상승 시점이나, 전반의 기간 등에서 노이즈가 발생하여도 상기의 남은 기간에 노이즈가 없으면 AD변환의 정밀도가 안정하게 얻어진다.

그래서 본 실시예에서는 제1도의 OR게이트(46f)에서 출력되는 변환 정지신호(ADHLT)가 AD컨버터(30)의 변환동작중, 특히 정밀도에 영향을 미치는 상기의 특정 기간에, H레벨로 되어 제3도의 D-FF(50)의 입력단자(D)에 주어진다. 그러면 D-FF(50)은 CPU(10)에서의 클록펄스(CLK)의 상승에지에 의해 변환 정지신호(ADHLT)를 입력하고 출력단자(Q)에서 CPU(10)로 출력하는 CPU스톱신호(SP)를 H레벨로 한다. 이것에 의해 CPU(10)는 클록펄스(CLK)의 발생동작 이외의 주요 동작을 정지한다.

이상과 같이 본 실시예에서는 AD컨버터(30)의 변환동작중에 그 변환 동작의 정밀도에 영향을 미치는 특정 기간만 CPU스톱신호(SP)에 의해 CPU(10)의 주요 동작을 정지시키도록 하였다. 그 때문에 CPU(10)의 노이즈에 의한 AD변환 동작의 정밀도 저하를 정확하게 방지할 수 있다. 더구나 CPU(10)의 정지 시간이 짧기 때문에 CPU(10)에 의하여 AD변환 처리 이외의 다른 처리가 행하여진다.

그 때문에 CPU(10)의 처리 효율을 저하시키는 일없이 정밀도가 좋은 AD변환 동작이 가능하게 된다.

또한 본 발명은 도면 표시의 실시예에 한정되지 않고, 여러 가지 변형이 가능하다. 그 변형예로서는 예컨대 다음과 같은 것이 있다.

(a) 제1도의 AD컨버터(30)는 축차 비교형 등의 다른 구성의 AD컨버터로 구성하여도 좋다. 또한 변환 제어회로(40)는 다른 플립플롭이나 게이트 회로 등을 사용하는 것에 의해 도면표시 이외의 회로구성으로 변형하는 것도 가능하다.

(b) 제3도의 D-FF(50)은 AD컨버터부(20)내 혹은 CPU(10)내에 설치하도록 하여도 무방하다.

(c) 상기 실시예에서는 CPU(10)에 AD컨버터부(20)를 접속한 예를 설명하였지만 CPU(10)에 DA컨버터부를 추가 접속하든지 혹은 AD컨버터부(20)를 대신하여 DA컨버터부를 접속하여도 본 발명을 적용할 수 있다.

이상 상세하게 설명한 바와 같이, 본 발명에 의하면 변환 제어회로에 의하여 컨버터의 변환동작중에 그의 정밀도에 영향을 미치는 특정의 기간만 동작 정지신호에 따라 CPU의 주요 동작을 정지시키도록 하였다. 그 때문에 CPU의 노이즈에 의한 컨버터의 변환 동작의 정밀도 열화를 정확하게 방지할 수 있다. 또한 특정의 기간만 CPU가 정지하기 때문에 그 정지 기간이 짧고, 컨버터의 변환 처리 이외에 CPU에 의한 다른 처리가 실행 가능하게 된다. 따라서 CPU 전체의 처리 효율을 저하시키는 일없이 정밀도 좋은 컨버터에 의한 변환 동작이 가능하게 된다.

Claims

프로그램 명령의 제어하에 디지털 신호를 처리하는 중앙처리장치와 아날로그 신호를 디지털 신호로 변환하는 A/D 컨버터를 구비한 마이크로컴퓨터에 있어서, 아날로그 신호를 수신하는 제1단자와, 기준전압을 수신하는 제2단자와, 제1기간과 상기 제1기간 후의 제2기간을 정의하는 클록신호에 응답하는 카운터와, 상기 제1단자에 수신된 아날로그 신호를 상기 제1기간동안에 A/D컨버터로 공급하는 제1스위치와, 상기 제2단자에 수신된 기준 전압을 상기 제2기간동안에 A/D컨버터로 공급하는 제2스위치와, 제3기간동안에 상기 중앙처리장치의 동작을 인터럽하는 정지회로를 구비하고, 상기 제3기간은 제1기간의 종점을 포함하고 상기 제1기간보다 짧으며, 상기 정지회로는 제2기간의 종점을 포함하고 제2기간보다 짧은 제4기간동안 중앙처리장치의 동작을 더 인터럽하는 것을 특징으로 하는 마이크로 컴퓨터.
프로그램 명령의 제어하에 디지털 신호를 처리하는 중앙처리장치를 가지며, 아날로그와 디지털간의 포맷을 변환하는 내장 컨버터를 마이크로 컴퓨터에 있어서, 컨버터 제어회로가 중앙처리장치와 연결되어, 상기 컨버터의 동작기간 동안만 중앙처리장치에 정지 동작 신호를 제공하고, 컨버터가 제1기간동안 아날로그 신호를 수신하고 제2기간동안 기준신호를 수신하도록 하며, 상기 제1 및 제2기간이 끝날 때까지 대응하는 제1 및 제2정지 동작 신호를 발생하는 것을 특징으로 하는 마이크로 컴퓨터.
제2항에 있어서, 상기 제1 및 제2정지 동작 신호는 각각의 상기 제1 및 2기간의 종점을 초과한 제한 시간 동안 유지하는 것을 특징으로 하는 마이크로 컴퓨터.
마이크로컴퓨터에 내장된 컨버터에서 디지털 및 아날로그 형태간의 데이터를 변환하는 동작을 설정하고, 상기 마이크로컴퓨터의 중앙처리장치에서 디지털 신호를 처리하는 방법에 있어서, 변환 동작을 하는 단계와, 상기 변환 동작의 기간동안만 정지 동작 신호를 중앙처리장치에 제공하는 단계를 포함하며, 상기 변환 단계는 선택된 시간 동안에 중앙처리장치 동작으로부터 노이즈에 영향을 받기 쉽고, 상기 정지 동작 신호는 컨버터의 전체적인 동작동안이 아니라 선택된 시간동안에 제공되며, 변환 동작을 하는 상기 단계는 상기 컨버터내에 제1기간동안 아날로그 신호를 공급하고, 상기 컨버터내에 제2기간동안 기준신호를 공급하며, 상기 정지 동작 신호를 제공하는 단계는 상기 제1 및 제2기간이 끝나는 기간동안에 대응하는 제1 및 제2정지 동작 신호를 발생하는 것을 특징으로 하는 컨버터의 변환 동작 설정 및 마이크로 컴퓨터의 디지털 신호 처리방법.
제4항에 있어서, 상기 제1 및 제2정지 동작 신호는 각각 상기 제1 및 제2기간의 종점을 초과한 제한 시간 동안 유지하는 것을 특징으로 하는 컨버터의 변환 동작 설정 및 마이크로 컴퓨터의 디지털 신호 처리방법.
제4항에 있어서, 상기 정지 동작 신호를 제공하는 단계는 제1 및 제2신호가 변환 처리에 사용된 저장장치에 인가되었을 때, 기간들의 종료동안에 상기 정지 동작 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 컨버터의 변환 동작 설정 및 마이크로 컴퓨터의 디지털 신호 처리방법.
제4항에 있어서, 변환동작을 하는 상기 단계는 제1기간동안에 아날로그 신호를 장치에 공급하고, 상기 제1기간에 이어서 일어나는 제2기간동안에 상기 장치에 기준신호를 공급하며, 상기 정지 동작 신호를 인가하는 단계는 제3기간과, 상기 제3기간에 이어서 일어나는 제4기간동안에 일어나고, 대응하는 제3기간은 제1기간보다 짧으며, 대응하는 제4기간은 제2기간보다 짧은 것을 특징으로 하는 컨버터의 변환 동작 설정 및 마이크로 컴퓨터의 디지털 신호 처리방법.
제7항에 있어서, 상기 제3기간은 제1기간이 시작한 후에 시작하고, 제1기간이 끝난 후에 끝나며, 제4기간은 제2기간이 시작한 후에 시작하고, 제2기간이 끝난 후에 끝나는 것을 특징으로 하는 컨버터의 변환 동작 설정 및 마이크로 컴퓨터의 디지털 신호 처리방법.
제7항에 있어서, 상기 제3기간이 제1기간의 종점을 포함하고, 제4기간이 제2기간의 종점을 포함하도록 하기 위해 상기 제3기간은 제1기간이 끝나기 전에 시작하고, 제4기간은 제2기간이 끝나기 전에 시작하는 것을 특징으로 하는 컨버터의 변환 동작 설정 및 마이크로 컴퓨터의 디지털 신호 처리방법.
A/D 컨버터를 구비한 마이크로컴퓨터의 중앙처리장치에서 디지털 신호를 처리하는 방법에 있어서, 상기 A/D 컨버터가 디지털 형태의 데이터를 발생하도록 하기 위해, 제1기간에 있는 제1아날로그와 상기 제1기간 후의 제2기간에 있는 제2신호를 A/D 컨버터에 인가하는 단계와, 상기 제1 및 제2기간의 각 부분이 끝날 때까지 정지 동작 신호를 중앙처리장치에 인가하는 단계를 포함하며, 상기 제1기간의 종점 부분은 상기 제1기간보다 짧은 제3기간에 대응하고, 상기 제2기간의 종점 부분은 상기 제2기간보다 짧은 제4기간에 대응하는 것을 특징으로 하는 마이크로 컴퓨터의 디지털 신호 처리방법.
제10항에 있어서, 상기 정지 동작 신호는 상기 제1 및 제2기간 각각의 종점을 초과하는 제한 시간 동안에 활성상태인 것을 특징으로 하는 마이크로 컴퓨터의 디지털 신호 처리방법.
제10항에 있어서, 상기 제1 및 제2기간 각각의 종점 부분은 실질적으로 제1 및 제2신호가 A/D 컨버터에 의해서 사용되는 저장장치에 각각 인가될 때의 종점 부분과 대응하는 것을 특징으로 하는 마이크로 컴퓨터의 디지털 신호 처리방법.
제10항에 있어서, 상기 제3기간은 제1기간이 시작한 후에 시작하고 제1기간이 끝난 후에 끝나며, 상기 제4기간은 제2기간이 시작한 후에 시작하고 제2기간이 끝난 후에 끝나는 것을 특징으로 하는 마이크로 컴퓨터의 디지털 신호 처리방법.
제13항에 있어서, 상기 제3기간이 제1기간의 종점을 포함하고, 제4기간이 제2기간의 종점을 포함하도록 하기 위해, 상기 제3기간은 제1기간이 끝나기 전에 시작하고, 제4기간은 제2기간이 끝나기 전에 시작하는 것을 특징으로 하는 마이크로 컴퓨터의 디지털 신호 처리방법.
제10항에 있어서, 상기 인가 단계는 아날로그/디지털 변환 사이클마다 실행되는 것을 특징으로 하는 마이크로 컴퓨터의 디지털 신호 처리방법.