JPH0754812Y2 - 計測システム - Google Patents
計測システムInfo
- Publication number
- JPH0754812Y2 JPH0754812Y2 JP1723690U JP1723690U JPH0754812Y2 JP H0754812 Y2 JPH0754812 Y2 JP H0754812Y2 JP 1723690 U JP1723690 U JP 1723690U JP 1723690 U JP1723690 U JP 1723690U JP H0754812 Y2 JPH0754812 Y2 JP H0754812Y2
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- bus
- control
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Or Calibration Of Command Recording Devices (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は高精度の測定を行う複数の計測装置の動作を制
御装置が統括的に制御する計測システムに関し、特に、
バスノイズによるスループットダウンを改善した計測シ
ステムに関する。
御装置が統括的に制御する計測システムに関し、特に、
バスノイズによるスループットダウンを改善した計測シ
ステムに関する。
（従来の技術） 第４図は従来の計測システムの一例の構成を示す図であ
る。
る。
本従来例は、制御ユニット（制御装置）５と複数（図で
は便宜上２つ）の計測モジュール1a,1bとが、計測コン
トロールバスMLBを介して接続されて構成されている。
は便宜上２つ）の計測モジュール1a,1bとが、計測コン
トロールバスMLBを介して接続されて構成されている。
計測モジュール1a（1b）は、計測回路２と、バスインタ
フェース３と、入出力バッファ4a〜4dを有している。計
測回路２は、例えば、波形を観測し、高速に、かつ高精
度にA/D変換してデジタイジングする波形計測回路であ
る。
フェース３と、入出力バッファ4a〜4dを有している。計
測回路２は、例えば、波形を観測し、高速に、かつ高精
度にA/D変換してデジタイジングする波形計測回路であ
る。
制御ユニット５は、コントローラ６と、バスコントロー
ラ７と、入出力バッファ8a〜8dとを有している。コント
ローラ６はシステム全体の動作を統括的に制御し、バス
コントーラ７を介して種々の命令を計測モジュール1a,1
bに送り、計測動作を実行させる。また、計測データを
受信し、演算や解析等の処理を実行する。
ラ７と、入出力バッファ8a〜8dとを有している。コント
ローラ６はシステム全体の動作を統括的に制御し、バス
コントーラ７を介して種々の命令を計測モジュール1a,1
bに送り、計測動作を実行させる。また、計測データを
受信し、演算や解析等の処理を実行する。
計測コントロールバスMLBは、アドレスバスADB,データ
バスDAB,コントロールバスCLS,計測中信号ラインDMSか
らなっている。
バスDAB,コントロールバスCLS,計測中信号ラインDMSか
らなっている。
計測中信号は、各計測モジュールが波形等を計測中であ
ることを制御ユニット５に通知するための信号であり、
バスノイズによる計測精度の低下を防止するために使用
される。
ることを制御ユニット５に通知するための信号であり、
バスノイズによる計測精度の低下を防止するために使用
される。
すなわち、一つの計測モジュールが高精度の測定を実行
中に、コントローラ６が計測コントロールバスMLBを利
用してその計測モジュール以外の他の計測モジュールに
アクセスすると、そのバスノイズで前述の高精度の測定
に誤差が生じる。このため、高精度の測定を実行してい
る計測モジュールは計測中信号を出力し、この計測中信
号が出力されている場合には、バスコントローラ７が計
測コントロールバスMLBを用いたアクセスを禁止し、ノ
イズにより測定精度が低下しないようにしている。
中に、コントローラ６が計測コントロールバスMLBを利
用してその計測モジュール以外の他の計測モジュールに
アクセスすると、そのバスノイズで前述の高精度の測定
に誤差が生じる。このため、高精度の測定を実行してい
る計測モジュールは計測中信号を出力し、この計測中信
号が出力されている場合には、バスコントローラ７が計
測コントロールバスMLBを用いたアクセスを禁止し、ノ
イズにより測定精度が低下しないようにしている。
（考案が解決しようとする課題） 上述した従来の技術は、計測中信号がオンしている（ア
クティブ状態となっている）期間は、コントローラの他
のモジュールへのアクセスが禁止されてペンディング状
態となるため、システム全体のスループットが大幅に低
下するという問題点がある。
クティブ状態となっている）期間は、コントローラの他
のモジュールへのアクセスが禁止されてペンディング状
態となるため、システム全体のスループットが大幅に低
下するという問題点がある。
本考案は上述した従来技術の問題点に鑑みてなされたも
のであり、その目的は計測モジュールの測定精度を維持
しつつ、計測システム全体のスループットを向上するこ
とにある。
のであり、その目的は計測モジュールの測定精度を維持
しつつ、計測システム全体のスループットを向上するこ
とにある。
（課題を解決するための手段） 本発明は、複数の計測装置が同一の計測コントロールバ
スを介して制御装置に接続され、該制御装置が前記計測
コントロールバスを用いて前記複数の計測装置の計測動
作を制御するシステムにおいて、前記制御装置は、一つ
の計測装置が所定の測定動作を実行しているときに前記
計測コトロールバスを介して他の計測モジュールにアク
セスする場合、通常のバスサイクルより長い、ノイズ低
減用の特別のバスサイクルでアクセスを実行するバスサ
イクルコントローラを有していることを特徴とする。
スを介して制御装置に接続され、該制御装置が前記計測
コントロールバスを用いて前記複数の計測装置の計測動
作を制御するシステムにおいて、前記制御装置は、一つ
の計測装置が所定の測定動作を実行しているときに前記
計測コトロールバスを介して他の計測モジュールにアク
セスする場合、通常のバスサイクルより長い、ノイズ低
減用の特別のバスサイクルでアクセスを実行するバスサ
イクルコントローラを有していることを特徴とする。
（作用） コントローラと計測モジュールが同一のバスで接続され
ている形態のシステムにおいて、バスノイズが増加して
計測モジュールの高精度の測定が妨げられるような事態
は、バスにおいて、同時に変化する信号数が多く、かつ
バスサイクルが短いほど多発する。
ている形態のシステムにおいて、バスノイズが増加して
計測モジュールの高精度の測定が妨げられるような事態
は、バスにおいて、同時に変化する信号数が多く、かつ
バスサイクルが短いほど多発する。
この事実に着目し、高精度の測定が行われている場合の
み、バスの同時変化する信号数を減らし、かつバスサイ
クルを長くするハードウエアを設けることによってノイ
ズの低減を図り、併せてコントローラのペンディング状
態をなくし、システム全体のスループットを向上させ
る。
み、バスの同時変化する信号数を減らし、かつバスサイ
クルを長くするハードウエアを設けることによってノイ
ズの低減を図り、併せてコントローラのペンディング状
態をなくし、システム全体のスループットを向上させ
る。
（実施例） 次に、本考案の実施例について図面を参照して説明す
る。
る。
第１図は本考案の計測システムの一実施例の要部（制御
ユニット５）の構成を示す図である。この図において、
第４図の従来例と同一あるいは相当する部分には同一の
参照番号が付されている。
ユニット５）の構成を示す図である。この図において、
第４図の従来例と同一あるいは相当する部分には同一の
参照番号が付されている。
本実施例の特徴は、制御ユニット５において、バスコン
トローラ出力バッファ8a〜8dとの間にバスサイクルコン
トローラ９が設けられていることである。また、計測コ
ントロールバスMLBを介して接続される計測モジュール
は従来例と同様の構成であり、第１図中では省略されて
いる。
トローラ出力バッファ8a〜8dとの間にバスサイクルコン
トローラ９が設けられていることである。また、計測コ
ントロールバスMLBを介して接続される計測モジュール
は従来例と同様の構成であり、第１図中では省略されて
いる。
このバスサイクルコントローラ９は、バスコントローラ
７から出力される内部アドレス信号ADi，内部データD
Ai，コントロールデータ（信号）CLDの外部への出力を
制御する（ゲートする）ためのアンドゲート（一部にナ
ンドゲートも含む）12およびオアゲート13と、これらの
ゲートにシフトクロックを順次供給するためのシフトレ
ジスタ11と、低ノイズアクセスを実現するためにバスサ
イクルを調整するタイミングコントロール回路10とを有
している。なお、内部アドレス信号，内部データという
用語の“内部”（あるいは後述する“外部”）は、ゲー
ト12を通過した信号であるか否かを区別するために使用
している。
７から出力される内部アドレス信号ADi，内部データD
Ai，コントロールデータ（信号）CLDの外部への出力を
制御する（ゲートする）ためのアンドゲート（一部にナ
ンドゲートも含む）12およびオアゲート13と、これらの
ゲートにシフトクロックを順次供給するためのシフトレ
ジスタ11と、低ノイズアクセスを実現するためにバスサ
イクルを調整するタイミングコントロール回路10とを有
している。なお、内部アドレス信号，内部データという
用語の“内部”（あるいは後述する“外部”）は、ゲー
ト12を通過した信号であるか否かを区別するために使用
している。
次に、本実施例の動作を、計測中信号DMSがオフしてい
る場合とオンしている場合に分け、第２図ならびに第３
図を参照しながら説明する。
る場合とオンしている場合に分け、第２図ならびに第３
図を参照しながら説明する。
計測中信号がオフの場合 この場合は、計測モジュールが高精度の測定を行ってい
ないのであり、制御ユニット５は、通常の動作（すなわ
ち、従来例と同様の動作）を実行する。
ないのであり、制御ユニット５は、通常の動作（すなわ
ち、従来例と同様の動作）を実行する。
通常動作の場合は、バスコントローラ７から出力される
各種信号をゲートする必要がない。このため、タイミン
グコントロール回路10はシフト信号SIをハイレベルとし
て不活性とし、オアゲート13の出力をハイレベルに固定
する。バスコントローラ７から出力される内部アドレス
信号ADi，内部データDAi，コントロールデータCLDは第
３図のような一連のシーケンスで変化する。すなわち、
時刻t1に内部アドレス信号ADiと内部データDAiの全ビッ
トが同時に変化し、この変化が計測コントロールバスML
Bに伝えられる。次に、この変化によって特定される情
報の有効期間（validで表される）中の時刻t2にコント
ロール信号CLSが立ち下がり、リード／ライト等のモー
ド選択命令やデータの読込み命令等が計測モジュールに
与えられ、時刻t3にこの動作が終了し、時刻t4に情報が
無効となる。このシーケンスが繰返されて、計測モジュ
ールの制御が行われる。
各種信号をゲートする必要がない。このため、タイミン
グコントロール回路10はシフト信号SIをハイレベルとし
て不活性とし、オアゲート13の出力をハイレベルに固定
する。バスコントローラ７から出力される内部アドレス
信号ADi，内部データDAi，コントロールデータCLDは第
３図のような一連のシーケンスで変化する。すなわち、
時刻t1に内部アドレス信号ADiと内部データDAiの全ビッ
トが同時に変化し、この変化が計測コントロールバスML
Bに伝えられる。次に、この変化によって特定される情
報の有効期間（validで表される）中の時刻t2にコント
ロール信号CLSが立ち下がり、リード／ライト等のモー
ド選択命令やデータの読込み命令等が計測モジュールに
与えられ、時刻t3にこの動作が終了し、時刻t4に情報が
無効となる。このシーケンスが繰返されて、計測モジュ
ールの制御が行われる。
計測中信号がオンの場合 第２図はこの場合の動作を示すタイミングチャートであ
る。
る。
計測中信号DMSが時刻t5にハイレベルとなってアクティ
ブ状態となっているときに、バスコントローラ７からバ
スイネーブル信号BEが出力されると（時刻t6）、タイミ
ングコントロール回路10は、シフト方向信号SDをハイレ
ベルとしてシフトレジスタ11のデータシフト方向を切換
え（図中、向かって右側から左側へ１ビットの“1"デー
タがシフトされるように切換え）、同時にシフト信号SI
をアクティブ（ローレベル）にして内部アドレス信号等
のゲーティングを開始する。すなわち、シフト信号SIが
ローレベルとなるとオアゲート13の出力は、シフトレジ
スタ11の各ビットの出力T1〜Tnが“1"のときのみハイレ
ベルとなり、このときのみ、アンドゲート12を介して、
バスコントローラ７から出力されたアドレス信号等を外
部に出力することができる。
ブ状態となっているときに、バスコントローラ７からバ
スイネーブル信号BEが出力されると（時刻t6）、タイミ
ングコントロール回路10は、シフト方向信号SDをハイレ
ベルとしてシフトレジスタ11のデータシフト方向を切換
え（図中、向かって右側から左側へ１ビットの“1"デー
タがシフトされるように切換え）、同時にシフト信号SI
をアクティブ（ローレベル）にして内部アドレス信号等
のゲーティングを開始する。すなわち、シフト信号SIが
ローレベルとなるとオアゲート13の出力は、シフトレジ
スタ11の各ビットの出力T1〜Tnが“1"のときのみハイレ
ベルとなり、このときのみ、アンドゲート12を介して、
バスコントローラ７から出力されたアドレス信号等を外
部に出力することができる。
時刻t8に内部アドレス信号ADiおよび内部データDAiが従
来例と同様に同時に変化するが、ゲーティングされてい
るために、この変化タイミングでは出力されない。
来例と同様に同時に変化するが、ゲーティングされてい
るために、この変化タイミングでは出力されない。
時刻t8にタイミングコントロール回路10からシフトレジ
スタ11にシフトクロックSCLが供給され、このクロック
に同期して、データ“1"が最下位ビットから上位ビット
へと（すなわち、左から右ヘと）シフトしていく。この
結果、シフトレジスタ11の出力T1〜Tnは、順に“1"を出
力し、これに応じて、内部アドレス信号ADi，内部デー
タDAi，コントロールデータCLDの順に、しかもそれぞれ
の信号（データ）の１ビット毎に順に計測コントロール
バスMLBに出力される（時刻８〜t15）。外部アドレス信
号ADoの出力は時刻t8から、外部データDAoの出力は時刻
t12から、コントロール信号CLSの出力は時刻t14から開
始される。
スタ11にシフトクロックSCLが供給され、このクロック
に同期して、データ“1"が最下位ビットから上位ビット
へと（すなわち、左から右ヘと）シフトしていく。この
結果、シフトレジスタ11の出力T1〜Tnは、順に“1"を出
力し、これに応じて、内部アドレス信号ADi，内部デー
タDAi，コントロールデータCLDの順に、しかもそれぞれ
の信号（データ）の１ビット毎に順に計測コントロール
バスMLBに出力される（時刻８〜t15）。外部アドレス信
号ADoの出力は時刻t8から、外部データDAoの出力は時刻
t12から、コントロール信号CLSの出力は時刻t14から開
始される。
このように、従来、複数の信号が全ビット同時に変化し
ていたのを、各信号について１ビットずつデータを出力
していく構成に変更することにより、同時に変化する信
号数を、出力する信号のビット数のぶんだけ分散させる
ことができる。また、従来、同時刻に一括して出力され
ていたデータが各ビット毎に分割されて少しずつ出力さ
れるため、一つの情報を伝達するための周期は、供給さ
れるシフトクロックSCLの分だけ長くなり、その分だけ
バスサイクルが長くなる。高精度計測中の計測モジュー
ルに悪影響を与えない程度にバスノイズを低減するため
には、バスサイクルを通常の10倍あるいはそれ以上とす
るのが望ましい。
ていたのを、各信号について１ビットずつデータを出力
していく構成に変更することにより、同時に変化する信
号数を、出力する信号のビット数のぶんだけ分散させる
ことができる。また、従来、同時刻に一括して出力され
ていたデータが各ビット毎に分割されて少しずつ出力さ
れるため、一つの情報を伝達するための周期は、供給さ
れるシフトクロックSCLの分だけ長くなり、その分だけ
バスサイクルが長くなる。高精度計測中の計測モジュー
ルに悪影響を与えない程度にバスノイズを低減するため
には、バスサイクルを通常の10倍あるいはそれ以上とす
るのが望ましい。
（考案の効果） 以上説明したように本考案は、信号（データ）出力が禁
止される期間を排除し、その一方でバスサイクルコント
ロールによるノイズ低減を実現することにより、通常は
速いサイクルで高速にデータ転送を行い、高精度測定中
には低ノイズを保ったまま制御ユニットを動作させるこ
とができ、測定精度を維持しつつ、計測システム全体の
スループットを向上させることができる効果がある。
止される期間を排除し、その一方でバスサイクルコント
ロールによるノイズ低減を実現することにより、通常は
速いサイクルで高速にデータ転送を行い、高精度測定中
には低ノイズを保ったまま制御ユニットを動作させるこ
とができ、測定精度を維持しつつ、計測システム全体の
スループットを向上させることができる効果がある。
第１図は本考案の計測システムの一実施例の要部（制御
ユニット５）の構成を示す図、 第２図は第１図の実施例のバスサイクルコントロールを
行う場合の動作を説明するためのタイミングチャート、 第３図は第１図の実施例の通常の動作（バスサイクルコ
ントロールを行わない場合の動作）を説明するためのタ
イミングチャート、 第４図の計測システムの従来例の構成を示す図である。 ５……制御ユニット、６……コントローラ ７……バスコントローラ 8a〜8d……入出力バッファ ９……バスサイクルコントローラ 10……タイミングコントロール 11……シフトレジスタ、12……アンドゲート 13……オアゲート
ユニット５）の構成を示す図、 第２図は第１図の実施例のバスサイクルコントロールを
行う場合の動作を説明するためのタイミングチャート、 第３図は第１図の実施例の通常の動作（バスサイクルコ
ントロールを行わない場合の動作）を説明するためのタ
イミングチャート、 第４図の計測システムの従来例の構成を示す図である。 ５……制御ユニット、６……コントローラ ７……バスコントローラ 8a〜8d……入出力バッファ ９……バスサイクルコントローラ 10……タイミングコントロール 11……シフトレジスタ、12……アンドゲート 13……オアゲート
Claims (1)
- 【請求項１】複数の計測装置（1a,1b）が同一の計測コ
ントロールバス（MLB）を介して制御装置（５）に接続
され、該制御装置（５）が前記計測コントロールバス
（MLB）を用いて前記複数の計測装置（1a,1b）の計測動
作を制御するシステムにおいて、 前記制御装置（５）は、一つの計測装置（1a）が所定の
測定動作を実行しているときに前記計測コントロールバ
ス（MLB）を介して他の計測モジュール（1b）にアクセ
スする場合、通常のバスサイクルより長い、ノイズ低減
用の特別のバスサイクルでアクセスを実行するバスサイ
クルコントローラ（９）を有していることを特徴とする
計測システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1723690U JPH0754812Y2 (ja) | 1990-02-22 | 1990-02-22 | 計測システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1723690U JPH0754812Y2 (ja) | 1990-02-22 | 1990-02-22 | 計測システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03109124U JPH03109124U (ja) | 1991-11-08 |
| JPH0754812Y2 true JPH0754812Y2 (ja) | 1995-12-18 |
Family
ID=31520465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1723690U Expired - Fee Related JPH0754812Y2 (ja) | 1990-02-22 | 1990-02-22 | 計測システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754812Y2 (ja) |
-
1990
- 1990-02-22 JP JP1723690U patent/JPH0754812Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03109124U (ja) | 1991-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900004006B1 (ko) | 마이크로 프로세서 시스템 | |
| US5339395A (en) | Interface circuit for interfacing a peripheral device with a microprocessor operating in either a synchronous or an asynchronous mode | |
| US4716527A (en) | Bus converter | |
| US5274795A (en) | Peripheral I/O bus and programmable bus interface for computer data acquisition | |
| JPH05204820A (ja) | マイクロプロセッサ、処理システム、およびバスインタフェース | |
| JP2004110785A (ja) | メモリコントローラ | |
| KR920008448B1 (ko) | 데이터 프로세서 | |
| US6504854B1 (en) | Multiple frequency communications | |
| JPH0754812Y2 (ja) | 計測システム | |
| JP3061106B2 (ja) | バスブリッジおよびそれを備えた計算機システム | |
| US7609192B1 (en) | Control of analog to digital conversion for analog I/O boards | |
| US6751160B1 (en) | Memory control with burst-access capability | |
| EP0554819B1 (en) | Transfer control unit, processor element and data transferring method | |
| EP0436211B1 (en) | Apparatus enabling observation of internal memory-mapped registers | |
| JP3165598B2 (ja) | 先入先出メモリのバスインタフェース装置 | |
| JPH0283736A (ja) | バッファ記憶制御装置のｏｓｃ検出方式 | |
| JP2536912B2 (ja) | バス制御方式 | |
| JP2534321B2 (ja) | デ―タ転送制御方法及び装置 | |
| EP0439594B1 (en) | Device for interfacing a main processor bus connected to a main processor to a peripheral bus having a number of peripheral devices connected thereto | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JP2917290B2 (ja) | レジスタ制御回路 | |
| JPS61161560A (ja) | メモリ装置 | |
| JPH08106338A (ja) | マイクロコントローラ | |
| JPS5841524B2 (ja) | 入出力制御方式 | |
| JPS6321276B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |