KR980010747A - 데이터 검출을 위한 검출 시간 조정 장치 - Google Patents

Abstract

발명은 데이터 검출 장치에 관한 것으로서, 특히 데이터 검출의 오류를 방지하기 위한 정해진 시간에서만 데이터를 검출하는 데이터 검출을 위한 검출 시간 조정 장치에 관한 것이다.

발명은 데이터 버스로부터 2n 비트로 구성된 하한 비교 데이터를 저장하는 제1비교 레지스터부, 상기 데이터 버스로부터 2n 비트로 구성된 상한 비교 데이터를 저장하는 제2비교 레지스터부, 상기 하한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제1제어 신호를 발생시키는 제1비교부, 상기 상한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제2제어 신호를 발생시키는 제2비교부 및 상기 데이터 일치신호를 입력하여 상기 제1제어 신호와 상기 제2제어 신호 사이의 구간에서만 상기 데이터 일치신호를 출력하는 데이터 일치신호 출력 제어부를 포함함을 특징으로 한다.

본 발명에 의하면 일정한 시간 구간에서만 데이터 일치 검출 출력을 발생함으로써, 원하는 시간 구간에서만 데이터 일치신호를 출력하여 오동작을 방지할 수 있는 효과가 있다.

Description

데이터 검출을 위한 검출 시간 조정 장치

본 발명은 데이터 검출 장치에 관한 것으로서, 특히 데이터 검출의 오류를 방지하기 위한 정해진 시간에서만 데이터를 검출하는 데이터 검출을 위한 검출 시간 조정 장치에 관한 것이다.

종래의 데이터 검출 장치의 구성은 제4도에 도시된 바와 같다.

종래의 데이터 검출 장치를 제1도를 중심으로 간략히 설명하면 다음과 같다.

제1입력 레지스터부(410)에 1010을 라이트(write)하고, 제2입력 레지스터부(420)에 0001을 라이트 한다고 가정하자.

그러면 카운터부(430)가 카운터하여 10100001에 도달될 때, 비교부(440)는 데이터 일치신호(CS)를 발생시킨다.

그러나 종래의 기술은 클럭에서 분주한 타이밍 데이터와 입력 레지스터에 입력한 데이터의 일치 검출을 행하여 출력하나, 레지스터의 순서에 관계없이 데이터를 입력할 때 원하지 않는 시간에 데이터 일치 검출이 발생할 수 있다는 문제점이 있었다.

본 발명의 목적은 상술한 문제점을 해결하기 위하여 일정한 시간에서만 데이터를 검출하는 데이터 검출을 위한 검출 시간 조정 장치를 제공하는데 있다.

제1도는 본 발명에 의한 데이터 검출을 위한 검출 시간 조정 장치의 구성도이다.

제2도a는 제1도에 도시된 제1비교부의 세부 구성도고, 제2도b는 제1도에 도시된 제2비교부의 세부 구성도이다.

제3도는 제1도에 도시된 데이터 일치신호 출력 제어부의 세부 구성도이다.

제4도 종래의 데이터 검출 장치의 구성도이다.

본 발명에 의한 데이터 검출을 위한 검출 시간 조정 장치는 데이터 버스로부터 유입된 소정의 2n 비트의 데이터를 카운터부의 카운팅 값과 비교하여 데이터 일치신호를 발생시키는 데이터 검출 장치에 적용되어, 검출 시간을 설정하여 데이터를 검출하는 데이터 검출 시간 조정 장치에 있어서, 상기 데이터 버스로부터 2n 비트로 구성된 하한 비교 데이터를 저장하는 제1비교 레지스터부, 상기 데이터 버스로부터 2n 비트로 구성된 상한 비교 데이터를 저장하는 제2비교 레지스터부, 상기 하한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제1제어 신호를 발생시키는 제1비교부, 상기 상한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제2제어 신호를 발생시키는 제2비교부 및 상기 데이터 일치신호를 입력하여 상기 제1제어 신호가 발생하는 시점으로부터 상기 제2제어 신호가 발생하는 시점까지의 구간에서만 상기 데이터 일치신호를 출력하는 데이터 일치신호 출력 제어부를 포함함을 특징으로 한다.

상기 제1비교부는, 상기 제1비교 레지스터부의 2n 비트 데이터와 상기 카운터부의 2n 비트 카운터값을 각각 입력으로 하는 2n 개의 배타적 부정논리합 게이트로 구성된 제1게이트부 및 상기 제1게이트부의 2n 개의 출력을 입력으로 하는 제1논리곱 게이트부를 포함하는 것이 효과적이다.

상기 제2비교부는, 상기 제2비교 레지스터부의 2n 비트 데이터와 상기 카운터부의 2n 비트 카운터 값을 각각 입력으로 하는 2n 개의 배타적 부정논리합 게이트로 구성된 제2게이트부 및 상기 제2게이트부의 2n 개의 출력을 입력으로 하는 제2논리곱 게이트부를 포함하는 것이 효과적이다.

상기 데이터 일치신호 출력 제어부는, 상기 제2제어 신호를 알 단자 입력 신호로 하고, 상기 제1제어 신호를 에스 단자 입력 신호로 하는 알에스 플립 플롭부 및 상기 알에스 플립 플롭부의 큐 단자 출력과 상기 데이터 일치신호를 입력으로 하여 상기 알에스 플립 플롭부의 큐 단자 출력이 하이 상태일 경우에만 상기 데이터 일치신호를 출력하는 제3논리곱 게이트부를 포함하는 것이 효과적이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예에 대하여 상세히 설명하기로 한다.

제1도는 본 발명에 의한 데이터 검출을 위한 검출 시간 조정 장치의 구성도이다.

본 발명에 의한 데이터 검출 시간 조정 장치는 데이터 버스로부터 상위 n 비트 데이터를 입력받아 저장하는 제1입력 레지스터부(110), 데이터 버스로부터 하위 n 비트 데이터를 입력받아 저장하는 제2입력 레지스터부(120), 클럭을 분주하여 카운팅하는 카운터부(130), 입력되는 2개의 신호를 비교하여 양 신호가 동일할 때 데이터 일치신호를 출력하는 데이터 비교부(140), 데이터 버스로부터 2n 비트로 구성된 하한 비교 데이터를 저장하는 제1비교 레지스터부(150), 데이터 버스로부터 2n 비트로 구성된 상한 비교 데이터를 저장하는 제2비교 레지스터부(160), 하한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제1제어 신호를 발생시키는 제1비교부(170), 상한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제2제어 신호를 발생시키는 제2비교부(180), 제1제어 신호와 제2제어 신호 사이의 구간에서만 데이터 일치신호를 출력하는 데이터 일치신호 출력 제어부(190)를 구비한다.

제1입력 레지스터부(110)는 데이터 버스로부터 상위 n비트 데이터를 입력받아 일시 저장하고 출력한다.

제2입력 레지스터부(120)는 데이터 버스로부터 하위 n비트 데이터를 입력받아 일시 저장하고 출력한다.

카운터부(130)는 클럭을 분주하여 시간을 계산하기 위하여 카운팅하여 2n 비트로 출력한다.

데이터 비교부(140)는 제1입력 레지스터부(110)에 저장된 상위 n 비트 데이터와 제2입력 레지스터부(120)에 저장된 하위 n 비트 데이터를 직렬로 결합한 2n 비트의 직렬 데이터와 카운터부(130)의 2n 비트의 카운팅 값과 비교하여 일치할 경우에만 데이터 일치신호(CS)를 출력한다.

제1비교 레지스터부(150)는 데이터 버스로부터 2n 비트로 구성된 하한 비교 데이터를 저장하고 출력한다. 이 하한 비교 데이터는 데이터 검출을 시작하기 위한 구간을 알려주는 역할을 한다.

제2비교 레지스터부(160)는 데이터 버스로부터 2n 비트로 구성된 상한 비교 데이터를 저장하고 출력한다. 이 상한 비교 데이터는 데이터 검출을 끝내기 위한 구간을 알려주는 역할을 한다.

제1비교부(170)는 제1비교 레지스터부(150)의 하한 비교 데이터와 카운터부(130)의 2n 비트 카운팅 값과 비교하여 일치할 경우 제1제어 신호를 발생시킨다.

그리고 제2비교부(180)는 제2비교 레지스터부(150)의 상한 데이터와 카운터부(130)의 2n 비트 카운팅 값과 비교하여 일치할 경우 제2제어 신호를 발생시킨다.

위의 제1비교부(170) 및 제2비교부(180)의 세부적인 일 실시예는 제2a도 및 제2b도에 도시되어 있다.

1비교부(170)의 동작을 제2a도를 중심으로 설명하면 다음과 같다.

제1비교 레지스터부(150)로부터 출력되는 2n 비트의 데이터를 각각 2n 개의 배타적 부정논리합 게이트(exclusive NOR gate:220)의 입력으로 한다. 그리고 카운터부(130)의 카운팅된 각각의 2n 비트의 값을 위의 2n 개 배타적 부정논리합 게이트(220)의 또 다른 입력으로 한다.

위의 2n 개 배타적 부정논리합 게이트(220)의 출력은 논리곱 게이트(230)의 입력으로 작용한다.

따라서 각각의 배타적 부정논리합 게이트(220)는 2개의 입력 값이 서로 같을 경우에만 '1'로 출력된다. 즉, 양 입력이 모두 '0'이거나 모두 '1'인 경우에만 '1'로 출력된다.

그리고 2n 개 각각의 배타적 부정논리합 게이트(220)의 출력 값이 모두 '1'인 경우에만 논리곱 게이트의 출력이 '1'이 된다. 즉, 제1비교 레지스터부(150)로부터 출력되는 2n 비트의 데이터와 카운터부(130)의 카운팅 값과 동일한 경우에만 논리곱 게이트(230)의 출력 신호인 제1제어 신호를 ('1' 상태) 발생시킨다.

제2b도에 도시된 제2비교부(180)의 동작도 위에서 설명한 제1비교부(170)의 동작과 동일하다. 그리고 제1도에 도시된 데이터 일치신호 출력 제어부(190)는 제1제어 신호와 제2제어 신호 사이의 구간에서만 데이 터 일치신호를 출력하는 역할을 한다.

데이터 일치신호 출력 제어부(190)의 구체적인 일 실시예는 제3도에 도시되어 있다.

위의 제2제어 신호는 알에스 플립 플롭부(310)의 알 단자의 입력 신호로 하고, 제1제어 신호는 알에스 플립 플롭부(310)의 에스 단자의 입력 신호로 한다. 그러면 알 단자가 '1'이고 에스 단자가 '0'일 경우에 큐 단자 출력은 세트되어 '1'이 되고, 이 값을 유지하고 있다가 알 단자가 '0'이고 에스 단자가 '1'일 경우에 큐 단자 출력은 리세트되어 '0'이 된다.

따라서 제1제어 신호와 제2제어 신호 발생 구간 사이에서만 알에스 플립 플롭부(310)의 큐 단자 출력은 '1'이 된다. 그리고 알에스 플립 플롭부(310)의 큐 단자 출력과 데이터 일치신호는 논리곱 게이트(320)의 입력 신호가 된다.

그러므로 논리곱 게이트(320)는 알에스 플립 플롭부(310)의 출력이 '1'인 상태에서만 또 다른 입력인 데이터 일치신호의 '1' 상태의 출력을 발생시킨다.

따라서 위의 제1제어 신호와 제2제어 신호 발생 구간 사이에서만 데이터 일치신호(FCS)를 출력하게 된다.

본 발명에 의하면 일정한 시간 구간에서만 데이터 일치 검출 출력을 발생함으로써, 원하는 시간 구간에서만 데이터 일치신호를 출력하여 오동작을 방지할 수 있는 효과가 있다.

Claims (4)

1. 데이터 버스로부터 유입된 소정의 2n 비트의 데이터를 카운터부의 카운팅 값과 비교하여 데이터 일치신호를 발생시키는 데이터 검출 장치에 적용되어, 검출 시간을 설정하여 데이터를 검출하는 데이터 검출 시간 조정 장치에 있어서, 상기 데이터 버스로부터 2n 비트로 구성된 하한 비교 데이터를 저장하는 제1비교 레지스터부; 상기 데이터 버스로부터 2n 비트로 구성된 상한 비교 데이터를 저장하는 제2비교 레지스터부; 상기 하한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제1제어 신호를 발생시키는 제1비교부; 상기 상한 비교 데이터와 상기 카운팅 값과 비교하여 일치할 경우 제2제어 신호를 발생시키는 제2비교부; 및 상기 데이터 일치신호를 입력하여 상기 제1제어 신호가 발생하는 시점으로부터 상기 제2제어 신호가 발생하는 시점까지의 구간에서만 상기 데이터 일치신호를 출력하는 데이터 일치신호 출력 제어부를 포함함을 특징으로 하는 데이터 검출을 위한 검출 시간 조정 장치.
2. 제1항에 있어서, 상기 제1비교부는 상기 제1비교 레지스터부의 2n 비트 데이터와 상기 카운터부의 2n 비트 카운터 값을 각각 입력으로 하는 2n 개의 배타적 부정논리합 게이트로 구성된 제1게이트부; 및상기 제1게이트부의 2n 개의 출력을 입력으로 하는 제1논리곱 게이트부를 포함함을 특징으로 하는 데이터 검출을 위한 검출 시간 조정 장치.
3. 제1항에 있어서, 상기 제2비교부는 상기 제2비교 레지스터부의 2n 비트 데이터와 상기 카운터부의 2n 비트 카운터 값을 각각 입력으로 하는 2n 개의 배타적 부정논리합 게이트로 구성된 제2게이트부; 및상기 제2게이트부의 2n 개의 출력을 입력으로 하는 제2논리곱 게이트부를 포함함을 특징으로 하는 데이터 검출을 위한 검출 시간 조정 장치.
4. 제1항에 있어서, 상기 데이터 일치신호 출력 제어부는 상기 제2제어 신호를 알 단자 입력 신호로 하고, 상기 제1제어 신호를 에스 단자 입력 신호로 하는 알에스 플립 플롭부; 및 상기 알에스 플립 플롭부의 큐 단자 출력과 상기 데이터 일치신호를 입력으로 하여 상기 알에스 플립 플롭부의 큐 단자 출력이 하이 상태일 경우에만 상기 데이터 일치신호를 출력하는 제3논리곱 게이트부를 포함함을 특징으로 하는 데이터 검출을 위한 검출 시간 조정 장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.