KR0174512B1 - 리플레쉬 타이밍 발생회로 - Google Patents
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Abstract
본 발명은 리플레쉬 타이밍 발생회로를 공개한다. 그 회로는 제1상태에서 제2상태로 천이시에 열 어드레스 스트로우브 신호를 셋트하기 위한 제1신호 발생수단, 상기 제1상태가 아닌 경우에 인에이블되고 계수를 하기 위한 계수수단, 제3, 4, 및 2상태에 해당하는 상기 계수수단의 계수값을 저장하기 위한 제1, 2, 3저장수단들, 상기 계수수단의 계수값과 상기 저장수단들의 값을 비교하여 제1, 2, 및 3비교 출력신호를 발생하고 상기 제2비교 출력신호에 응답하여 상기 제1신호 발생수단을 리셋트하기 위한 제1, 2, 3비교수단들, 상기 제1, 2, 및 3비교수단들의 값에 응답하여 상기 계수수단을 리셋트하기 위한 리셋트 수단, 및 상기 제1비교 출력신호에 응답하여 셋트되고, 상기 제3비교 출력신호에 응답하여 리셋트되어 행 어드레스 스트로우브 신호를 발생하기 위한 제2신호 발생수단으로 구성되어 있다. 따라서, 사용자가 동적 메모리 장치의 사양을 바꾸더라도 바뀐 동적 메모리 장치의 사양을 만족하는 리플레쉬 타이밍 신호를 발생할 수가 있다.
Description
제1도는 종래의 리플레쉬 타이밍 발생회로의 블록도이다.
제2도는 본 발명의 프로그램이 가능한 리플레쉬 타이밍 발생회로의 회로도이다.
제3도는 제2도에 나타낸 회로의 출력파형을 나타내는 것이다.
본 발명은 리플레쉬 타이밍 발생회로에 관한 것으로, 특히 프로그램이 가능한 리플레쉬 타이밍 발생회로에 관한 것이다.
일반적으로 주 프로세서를 시스템으로 응용하고자 할 때 데이터의 일시적 보관을 위해 동적 메모리 장치(DRAM)를 사용한다. 이는 높은 집적율에 비해 정적 메모리 장치(SRAM)보다 값이 싸기 때문이다. 그러나, 이를 위해서는 각 업체들이 요구하는 사양에 맞추어 동적 메모리 장치를 제어하기 위한 신호들을 발생하여야 한다.
종래에는 타겟(target) 동적 메모리 장치를 정하여 그 사양에 맞추어 주 프로세서 혹은 시스템에서 이러한 기능을 설계하여 그 사양에 맞는 타이밍을 만족시켜야 했다. 이러한 경우에는 타겟으로 한 동적 메모리 장치를 사용해야 하고 사양이 변경될 시에는 관련된 부분의 회로를 다시 설계해야만 사양을 맞출 수 있었다.
제1도는 종래의 리플레쉬 타이밍 발생회로의 블록도로서, 계수기(10), 디코더(12), 및 플립플롭들(14, 16)로 구성되어 있다.
계수기(10)는 리플레쉬 주기가 되면 인에이블되어 계수를 시작한다. 디코더(12)는 계수된 값을 해석한다. 플립플롭(14)은 디코더(12)의 출력신호에 응답하여 셋트 또는 리셋트되고 반전 행 어드레스 스트로우브 신호(RAS_)를 발생한다. 플립플롭(16)은 디코더(12)의 출력신호에 응답하여 셋트 또는 리셋트되고 반전 열 어드레스 스트로우브 신호(CAS_)를 발생한다.
따라서, 종래의 리플레쉬 타이밍 발생회로는 해당 시스템에 사용되는 동적 메모리 장치의 리플레쉬를 위한 타이밍 신호를 발생할 수는 있으나, 만일 리플레쉬 동작의 사양이 바뀌게 되면 리플레쉬 타이밍 발생회로를 다시 설계해야한다는 문제점이 있었다.
본 발명의 목적은 동작 초기에 사용자가 쓰고자 하는 사양에 해당하는 값을 프로그램하고 내부의 계수기를 이용하여 어떠한 사양도 만족시킬 수 있게 할 수 있는 프로그램 가능한 리플레쉬 타이밍 발생회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 프로그램이 가능한 리플레쉬 타이밍 발생회로는 제1상태에서 제2상태로 천이시에 열 어드레스 스트로우브 신호를 셋트하기 위한 제1신호 발생수단, 상기 제1상태가 아닌 경우에 인에이블되고 계수를 하기 위한 계수수단, 제3, 4, 및 2상태에 해당하는 상기 계수수단의 계수값을 저장하기 위한 제1, 2, 3저장수단들, 상기 계수수단의 계수값과 상기 저장수단들의 값을 비교하여 제1, 2, 및 3비교 출력신호를 발생하고 상기 제2비교 출력신호에 응답하여 상기 제1신호 발생수단을 리셋트하기 위한 제1, 2, 3비교수단들, 상기 제1, 2, 및 3비교수단들의 값에 응답하여 상기 계수수단을 리셋트하기 위한 리셋트 수단, 및 상기 제1비교 출력신호에 응답하여 셋트하고, 상기 제3비교 출력신호에 응답하여 리셋트되어 행 어드레스 스트로우브 신호를 발생하기 위한 제2신호 발생수단을 구비한 것을 특징으로 한다.
첨부된 도면을 참고로 하여 본 발명의 프로그램이 가능한 리플레쉬 타이밍 발생회로를 설명하면 다음과 같다.
제2도는 본 발명의 프로그램이 가능한 리플레쉬 타이밍 발생회로의 회로도로서, 계수기(20), 3상태 버퍼(22, 24, 26), 레지스터들(28, 30, 32), 비교기들(34, 36, 38), OR게이트(40), 및 플립플롭들(42, 44)로 구성되어 있다.
계수기(20)는 인에이블 신호에 응답하여 리플레쉬 주기를 계수한다. 3상태 버퍼들(22, 24, 26)은 제어신호들(A, B, C)에 각각 응답하여 입력값을 버퍼한다. 레지스터들(28, 30, 32)은 3상태 버퍼(22, 24, 26)로 부터의 신호를 저장한다. 비교기들(34, 36, 38)은 계수기(20)에 의해서 계수된 값과 레지스터들(28, 30, 32)의 출력값들을 각각 비교한다. OR게이트(40)는 비교기들(34, 36, 38)의 출력신호들을 논리합하여 상기 계수기(20)의 리셋트 단자로 입력한다. 플립플롭(42)은 비교기(34)의 출력신호에 응답하여 셋트되고, 비교기(38)의 출력신호에 응답하여 리셋트되어 반전 행 어드레스 스트로우브 신호(RAS_)를 발생한다. 플립플롭(44)은 D신호에 응답하여 셋트되고 비교기(36)의 출력신호에 응답하여 리셋트되어 반전 열 어드레스 스트로우브 신호(CAS_)를 출력한다.
제3도는 제2도에 나타낸 회로의 출력파형을 나타내는 것으로, 제1도에 나타낸 회로의 동작을 제3도를 이용하여 설명하면 다음과 같다.
먼저, 레지스터들(28, 30, 32)에 사용하고자 하는 동적 메노리 장치의 사양에 해당하는 상태의 계수값을 제어신호들(A, B, C)을 각각 제어함에 의해서 저장한다. 제어신호들(A, B, C)는 순차적으로 발생되어 레지스터들(28, 30, 32)에 입력값을 차례대로 저장한다. 즉, 제3도에 나타낸 바와 같이, 상태 2, 3, 및 1에 해당하는 계수값을 각각 저장한다. 계수기(20)는 인에이블 신호에 응답하여 계수를 한다. 비교기(34)는 계수기(20)의 계수된 값이 상태 1에서 레지스터(28)의 저장된 값과 일치하면 하이레벨의 신호를 발생한다. 비교기(36)는 계수기(20)의 계수된 값이 상태 2에서 레지스터(28)의 저장된 값과 일치하면 하이레벨의 신호를 발생한다. 비교기(38)은 계수기(20)의 계수된 값이 상태 3에서 레지스터들(28)의 저장된 값과 일치하면 하이레벨의 신호를 발생한다. 비교기들(34, 36, 38)의 출력신호들중 어느 하나라도 하이레벨이 되면 OR게이트(40)의 출력신호가 하이레벨이 되어 계수기(20)를 리셋트한다. 상태 1이 되면 먼저, 신호(D)가 발생되어 CAS_신호가 셋트되고, 2사이클 뒤에 RAS_신호가 하이레벨로 되어 셋트되며 동시에 계수기(20)는 리셋트되고, 이때, 상태는 0이 아니므로 계수기(20)는 다시 계수를 시작한다. 그리고, 3사이클 뒤에 비교기(36)의 출력신호가 하이레벨이 되어 CAS_신호를 리셋트한다. 동시에 계수기(20)는 리셋트되고 상태가 0이 아니므로 계수기는 다시 계수를 시작하고 한 사이클 뒤에 비교기(38)의 출력신호를 하이레벨로 하여 RAS_신호를 리셋트한다. 즉, 제3도에 나타낸 바와 같이 RAS_신호와 CAS_신호에 해당하는 타이밍을 발생할 수 있다. 만약, 사용자가 동적 메모리 장치의 사양을 바꿔 다른 종류의 동적 메모리 장치를 사용하게 되면 사용자는 단순하게 초기에 레지스터들(28, 30, 32)에 저장되는 값을 바꿈으로써 원하는 리플레쉬 타이밍을 발생할 수 있으면, 리플레쉬 뿐만아니라 인터페이스 신호의 경우도 동일한 방법으로 넓은 영역의 인터페이스 타이밍을 만족시킬 수 있다.
따라서, 본 발명의 리플레쉬 타이밍 발생회로는 사용자가 동적 메모리 장치의 사양을 바꾸더라도 바뀐 동적 메모리 장치의 사양을 만족하는 리플레쉬 타이밍 신호를 발생할 수가 있다.
Claims (1)
- 제1상태에서 제2상태로 천이시에 열 어드레스 스트로우브 신호를 셋트하기 위한 제1신호 발생수단; 상기 제1상태가 아닌 경우에 인에이블되고 계수를 하기 위한 계수수단; 제3, 4, 및 2상태에 해당하는 상기 계수수단의 계수값을 저장하기 위한 제1, 2, 3저장수단들; 상기 계수수단의 계수값과 상기 저장수단들의 값을 비교하여 제1, 2, 및 3비교 출력신호를 발생하고 상기 제2비교 출력신호에 응답하여 상기 제1신호 발생수단을 리셋트하기 위한 제1, 2, 3비교수단들; 상기 제1, 2, 및 3비교수단들의 값에 응답하여 상기 계수수단을 리셋트하기 위한 리셋트 수단; 및 상기 제1비교 출력신호에 응답하여 셋트되고, 상기 제3비교 출력신호에 응답하여 리셋트되어 행 어드레스 스트로우브 신호를 발생하기 위한 제2신호 발생수단을 구비한 것을 특징으로 하는 리플레쉬 타이밍 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960000839A KR0174512B1 (ko) | 1996-01-17 | 1996-01-17 | 리플레쉬 타이밍 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960000839A KR0174512B1 (ko) | 1996-01-17 | 1996-01-17 | 리플레쉬 타이밍 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970059877A KR970059877A (ko) | 1997-08-12 |
| KR0174512B1 true KR0174512B1 (ko) | 1999-04-01 |
Family
ID=19449554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960000839A KR0174512B1 (ko) | 1996-01-17 | 1996-01-17 | 리플레쉬 타이밍 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0174512B1 (ko) |
-
1996
- 1996-01-17 KR KR1019960000839A patent/KR0174512B1/ko not_active IP Right Cessation
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|---|---|
| KR970059877A (ko) | 1997-08-12 |
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