JP4093872B2

JP4093872B2 - メモリ制御回路

Info

Publication number: JP4093872B2
Application number: JP2003023603A
Authority: JP
Inventors: 裕文藤川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-01-31
Filing date: 2003-01-31
Publication date: 2008-06-04
Anticipated expiration: 2023-01-31
Also published as: JP2004234438A

Description

【０００１】
【産業上の利用分野】
この発明は、メモリ制御回路に関し、特にたとえばアクセス要求に応答してメモリにアクセス可能な第１状態に遷移させ、この第１状態に遷移したメモリに当該アクセス要求に従ってアクセスし、そして第１状態への遷移後の特定タイミングでメモリをアクセス不可能な第２状態に遷移させる、メモリ制御回路に関する。
【０００２】
【従来技術】
従来のメモリ制御回路の一例が、特許文献１に開示されている。この従来技術によれば、ＣＰＵ（Central Processing Unit）からメモリに対してバーストモードでアクセスが行われるとき、最初のアドレスの下位桁がカウンタ（カウンタ手段）にセットされる。カウンタは、ＣＰＵによるリードサイクルよりも早いタイミングでカウントアップを行い、カウントアップされた下位桁のアドレスおよび残りの上位桁のアドレスに基づいてメモリからデータが読み出され、読み出されたデータはラッチ（データ保持手段）に保持される。ＣＰＵは、このラッチからデータを読み込む。つまり、ＣＰＵによるリードサイクルよりも早いタイミングで順次データが読み出され、言わば先読みされるので、より一層高速なアクセスが可能となる。
【０００３】
【特許文献１】
特開平９−３４８２７号公報
【０００４】
【発明が解決しようとする課題】
一方、ＣＰＵの構成によっては、バーストモードでのアクセスが可能な場合でも、換言すればメモリ内の連続するアドレスがアクセス先とされる場合でも、あえて単独転送モードでアクセスが行われることがある。単独転送モードにおけるＣＰＵの動作はバーストモードにおける動作よりも単純であるため、たとえばキャッシュメモリが内蔵されていないような比較的に簡単な構成のＣＰＵにおいて、かかる単独転送モードが多用される。しかし、単独転送モードでは、それぞれのアドレスについて個別にアクセス要求が発行され、このアクセス要求に従って個別にアクセスが実行されるので、いわゆるオーバヘッドが増大し、その結果、アクセス速度が低下する。これに対し、上述の従来技術は、バーストモードを前提とするため、かかる単独転送モードにおいては上述のような効果を発揮できない。
【０００５】
それゆえに、この発明の主たる目的は、個々のアドレスについて個別にアクセス要求が発行される場合でも高速アクセスを実現できる、メモリ制御回路を提供することである。
【０００６】
【課題を解決するための手段】
第１の発明は、アクセス要求に応答して第１状態に遷移させ、第１状態への遷移後にクロックに応じてカウント動作するカウント手段を備え、カウント手段のカウント値が特定値になったとき第２状態に遷移させ、第１状態のときメモリにアクセス可能とし、第２状態のときメモリにアクセス不可能とするメモリ制御回路において、カウント値が特定値になる前に特定条件を満たす特定アクセス要求が発行されたとき特定アクセス要求に従ってメモリにアクセスするアクセス手段、および特定アクセス要求があったときカウント手段のカウント動作を所定クロック期間保留させる保留手段を備え、特定条件はアクセス要求に従う第１アドレスと特定アクセス要求に従う第２アドレスとが互いに連続するという条件を含むことを特徴とする、メモリ制御回路である。
【０００７】
第２の発明は、第１の発明のメモリ制御回路を備える、ディジタルカメラである。
【０００８】
【作用】
この発明では、メモリは、アクセス要求に応答して第１状態に遷移し、このアクセス要求に従ってアクセスされる。そして、第１状態への遷移後の特定タイミングが到達すると、メモリは、アクセス不可能な第２状態に遷移する。具体的には、第１状態への遷移後に、カウント手段によってクロックがカウントされる。このカウント手段のカウント値が特定値を示すとき、そのタイミングが特定タイミングとされ、第２状態に遷移される。カウント手段が特定値をカウントする前に、特定条件、具体的には先に発行されたアクセス要求に従うアクセス先アドレス（第１アドレス）に連続するアドレス（第２アドレス）をアクセス先とするという条件、を満たす特定アクセス要求が発行されたときは、アクセス手段が、先のアクセス要求に従って実行されたメモリへのアクセスに続いて当該特定アクセス要求に従うアクセスを実行する。
【００１１】
【発明の効果】
この発明によれば、メモリがアクセス可能な第１状態にあるときに、特定条件を満たす特定アクセス要求が発行されると、先のアクセス要求に従って実行されたメモリへのアクセスに続いて当該特定アクセス要求に従うアクセスが実行される。つまり、個々のアドレスについて個別にアクセス要求が発行される場合でも、特定条件が満たされる場合には、連続してアクセスが行われ、その結果、高速アクセスが実現される。
【００１２】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１３】
【実施例】
図１を参照して、この実施例のメモリアクセス回路１０は、ディジタルカメラに適用されるものであり、ＣＰＵ１２，主記憶装置としてのＳＤＲＡＭ１４，およびＣＰＵ１２によるＳＤＲＡＭ１４へのアクセスを制御するメモリコントローラ１６を含む。なお、ＣＰＵ１２およびメモリコントローラ１６は、ＡＳＩＣ（Application Specified IC）１８によって一体に形成されている。
【００１４】
ＣＰＵ１２およびメモリコントローラ１６間では、ＡＤＤＲ（Address）信号，ＷＲＩＴＥ信号，ＲＥＡＤＹｉｎ信号，ＴＲＡＮＳ信号，ＳＥＬ信号，ＲＥＡＤＹｏｕｔ信号，ＷＤＡＴＡ信号およびＲＤＡＴＡ信号が、やり取りされる。このうち、ＡＤＤＲ信号は、ＣＰＵ１２からメモリコントローラ１６に与えられる３２ビットの信号であり、このＡＤＤＲ信号によってＣＰＵ１２によるＳＤＲＡＭ１４内のアクセス先アドレスが指定される。
【００１５】
ＷＲＩＴＥ信号は、制御信号の１つであり、ＣＰＵ１２からメモリコントローラ１６に与えられる。このＷＲＩＴＥ信号が“Ｈ（ハイ）”レベルおよび“Ｌ（ロー）”レベルのいずれであるかによって、ＣＰＵ１２がデータの書き込み（ライト）および読み出し（リード）のいずれを指示しているのかが表される。具体的には、ＷＲＩＴＥ信号が“Ｈ（ハイ）”レベルであるときは、データの書き込みを表し、“Ｌ（ロー）”レベルであるときは、データの読み出しを表す。
【００１６】
ＲＥＡＤＹｉｎ信号もまた、ＣＰＵ１２からメモリコントローラ１６に与えられる制御信号であり、このＲＥＡＤＹｉｎ信号は、メモリコントローラ１６から見てＣＰＵ１２がいわゆるコマンド待ち（待機）状態にあるか否かを表す。たとえば、ＲＥＡＤＹｉｎ信号が“Ｈ”レベルのとき、ＣＰＵ１２がコマンド待ち状態、言い換えれば何らかのコマンドが与えられるとそのコマンドに応答して直ちに動作できる状態にあることが表される。一方、ＲＥＡＤＹｉｎ信号が“Ｌ”レベルのときは、ＣＰＵ１２が何らかの処理を実行中であり、他のコマンドを受け付けることができない状態にあることが表される。
【００１７】
ＴＲＡＮＳ信号は、データの転送方式を表す信号であり、ＣＰＵ１２からメモリコントローラ１６に与えられる。ＣＰＵ１２が単独転送モードでアクセスするときは、このＴＲＡＮＳ信号によって後述する“ＮＯＮ（Non Sequence）”という情報が示される。そして、この“ＮＯＮ”という情報の後、“ＩＤＯＬ”という情報が示される。なお、バーストモードでアクセスするときは、このＴＲＡＮＳ信号によって最初に“ＮＯＮ”という情報が示され、その後、“ＳＥＱ（Sequence）”という情報がバースト長に応じた数だけ連続して示される。
【００１８】
ＳＥＬ信号は、ＣＰＵ１２のメモリコントローラ１６に対するいわゆるチップセレクト信号であり、ここではアクティブ“Ｈ”の信号とされている。つまり、ＣＰＵ１２は、メモリコントローラ１６に対してアクセス要求を発行するとき、このＳＥＬ信号を“Ｈ”レベルとする。
【００１９】
ＲＥＡＤＹｏｕｔ信号は、メモリコントローラ１６からＣＰＵ１２に与えられる制御信号であり、メモリコントローラ１６がＣＰＵ１２からのアクセス要求を受け付けることができる状態にあるか否かを表す信号である。具体的には、ＲＥＡＤＹｏｕｔ信号が“Ｈ”レベルのときは、メモリコントローラ１６はＣＰＵ１２からのアクセス要求を受け付けることができる状態にあり、“Ｌ”レベルのときは、当該アクセス要求を受け付けることができない状態にあることが表される。
【００２０】
ＷＤＡＴＡ信号は、ＳＤＲＡＭ１４への書き込み対象となるデータを表す３２ビット（１ワード）の信号であり、ＣＰＵ１２からメモリコントローラ１６に与えられる。そして、ＲＤＡＴＡ信号は、ＳＤＲＡＭ１４から読み出されたデータを表す３２ビットの信号であり、メモリコントローラ１６からＣＰＵ１２に与えられる。
【００２１】
一方、メモリコントローラ１６およびＳＤＲＡＭ１４（ＡＳＩＣ１８）は、アドレスバス１００，コントロールバス１０２およびデータバス１０４を介して互いに接続されている。
【００２２】
ところで、この実施例におけるＣＰＵ１２は、キャッシュメモリを内蔵していない比較的に簡単な構成のものであり、バーストモードによるアクセスが可能な場合、換言すればＳＤＲＡＭ１４内の連続するアドレスがアクセス先とされる場合でも、あえて単独転送モードによってアクセスすることがある。なお、図には示さないが、この実施例では、いわゆる外付けのキャッシュメモリが設けられている。
【００２３】
ここで、かかる単独転送モードによるアクセス要求に応答して、たとえばメモリアクセス回路１０がそれぞれのアドレスに対して個別にアクセスするとすると、上述したようにオーバヘッドが増大し、メモリアクセス回路１０全体としてのアクセス速度が低下する。そこで、この実施例におけるメモリアクセス回路１０は、単独転送モードによるアクセス要求であっても、連続するアドレスがアクセス先として指定された場合には、バーストモードと同様の高速アクセスを実現するべく、次のように構成されている。
【００２４】
すなわち、メモリコントローラ１６は、ＲＥＱ（Request）信号生成回路２０，ＡＣＣＥＳＳ信号生成回路制２２，制御信号生成回路２４，カウンタ２６，ＲＥＡＤＹ信号生成回路２８，ＡＣＫ（Acknowledge）信号生成回路３０，アドレスコンバータ３２，フリップフロップ（Ｆ／Ｆ）３４，ラッチ回路３６，３つのフリップフロップ群３８，４０，４２，３つのラッチ回路群４４，４６，４８，セレクタ５０および入出力切換回路５２を含む。さらに、入出力切換回路５２は、出力ゲート回路群５４および入力ゲート回路群５６を含む。
【００２５】
なお、ＡＤＤＲ信号が入力されるフリップフロップ群３８は、当該ＡＤＤＲ信号のビット数と同じ数（３２個）のフリップフロップで構成されており、このフリップフロップ群３８の出力信号が入力されるラッチ回路群４４もまた、同数（３２個）のラッチ回路によって構成されている。そして、ＷＤＡＴＡ信号が入力されるラッチ回路群４６および４８の各々は、当該ＷＤＡＴＡ信号のビット数と同じ数（３２個）のラッチ回路で構成されており、これらのラッチ回路群４６および４８の出力信号がセレクタ５０を介して入力されるフリップフロップ群４０もまた、同数のフリップフロップによって構成されている。さらに、ＲＤＡＴＡ信号を出力するフリップフロップ群４２も、当該ＲＤＡＴＡ信号のビット数と同数（３２個）のフリップフロップによって構成されている。そして、出力ゲート回路群５４および入力ゲート回路群５６の各々も、３２個のゲート回路で構成されている。
【００２６】
図２を参照して、ＣＰＵ１２からの単独転送モードによるアクセス要求に応答してＳＤＲＡＭ１４にデータを書き込むときのメモリコントローラ１６の動作について説明する。なお、ＣＰＵ１２，ＳＤＲＡＭ１４およびメモリコントローラ１６（回路２０〜５６）は、図示しない発振回路から出力される矩形波信号であるシステムクロック信号（以下、ＣＬＫ信号と言う。）に同期して動作する。
【００２７】
たとえば今、図２（ａ）に示すＣＬＫ信号の或る立ち上がり時点ｔ０において、ＣＰＵ１２からメモリコントローラ１６に対しデータの書き込みを要求する旨のアクセス要求が行われたとする。具体的には、図２（ｂ）のＴＲＡＮＳ信号が“ＮＯＮ”を示しており、かつ図２（ｃ）のＳＥＬ信号が“Ｈ”レベルであり、しかも図２（ｄ）のＲＥＡＤＹｉｎ信号が“Ｈ”レベルであるとする。なお、このとき、ＷＲＩＴＥ信号は、図２（ｅ）に示すように“Ｈ”レベルであり、ＡＤＤＲ信号は、図２（ｆ）に示すように任意のアドレス“Ａ”を表す。
【００２８】
ＴＲＡＮＳ信号，ＳＥＬ信号およびＲＥＡＤＹｉｎ信号は、メモリコントローラ１６内のＲＥＱ信号生成回路２０に入力され、ＲＥＱ信号生成回路２０は、これを受けて図２（ｇ）に示すようにアクティブ“Ｌ”のＲＥＱ信号をＣＬＫ信号の１クロック期間にわたって出力する。このＲＥＱ信号は、ＲＥＡＤＹ信号生成回路２８に入力され、ＲＥＡＤＹ信号生成回路２８は、このＲＥＱ信号を受けて図２（ｈ）に示すように“Ｌ”レベルのＲＥＡＤＹｏｕｔ信号を出力する。このＲＥＡＤＹｏｕｔ信号は、ＣＰＵ１２に入力され、これによって、ＣＰＵ１２は、メモリコントローラ１６が新たなアクセス要求を受け付けることができなくなったことを認識する。
【００２９】
ＲＥＱ信号は、ＡＣＣＥＳＳ信号生成回路２２にも入力され、ＡＣＣＥＳＳ信号生成回路２２は、このＲＥＱ信号が入力されたこと、厳密にはＲＥＱ信号が“Ｌ”レベルになったことを受けて、図２（ｉ）に示すように時点ｔ０の次のＣＬＫ信号の立ち上がり時点ｔ１においてアクティブ“Ｈ”のＡＣＣＥＳＳ信号を出力する。つまり、ＡＣＣＥＳＳ信号をアサートする。なお、後述するが、このアサート状態は、メモリコントローラ１６による一連のアクセス処理が終了するまで継続される。
【００３０】
さらに、ＲＥＱ信号は、ラッチ回路群４４にも入力され、ラッチ回路群４４は、このＲＥＱ信号の立ち上がりに同期してフリップフロップ群３８の出力信号をラッチする。この結果、フリップフロップ群３８によってＣＬＫ信号の１クロック分だけ遅延させられたＡＤＤＲ信号で表される上述の“Ａ”というアドレスが、ラッチ回路群４４に保持される。
【００３１】
ＲＥＱ信号はまた、ラッチ回路３６にも入力され、ラッチ回路３６は、このＲＥＱ信号の立ち上がりに同期してフリップフロップ３４の出力信号をラッチする。フリップフロップ３４にはＷＲＩＴＥ信号が入力されており、これによって、ラッチ回路３６には“Ｈ”レベルのＷＲＩＴＥ信号が保持される。
【００３２】
なお、時点ｔ１においては、図２（ｊ）に示すように、上述のアドレス“Ａ”に対応する“Ｄ０”というＷＤＡＴＡ信号がＣＰＵ１２から出力される。そして、このＷＤＡＴＡ信号は、２つのラッチ回路群４６および４８にそれぞれ入力される。
【００３３】
ＡＣＣＥＳＳ信号生成回路２２から出力されたＡＣＣＥＳＳ信号は、ＡＣＫ信号生成回路３０に入力される。ＡＣＫ信号生成回路３０は、図２（ｋ）に示すように、ＡＣＣＥＳＳ信号の立ち上がりからＣＬＫ信号の２つめの立ち上がり時点ｔ２においてアクティブ“Ｌ”のＡＣＫ信号を出力する。つまり、ＡＣＫ信号をアサートする。なお、このようにＡＣＣＥＳＳ信号の立ち上がりからＣＬＫ信号の２つめの立ち上がり時点でＡＣＫ信号をアサートするということは、メモリコントローラ１６の設計時に予め決められる。
【００３４】
ＡＣＫ信号は、ＲＥＡＤＹ信号生成回路２８に入力され、ＲＥＡＤＹ信号生成回路２８は、このＡＣＫ信号がアサートされたことを受けて、図２（ｈ）に示すように時点ｔ２の次のＣＬＫ信号の立ち上がり時点ｔ３においてＲＥＡＤＹｏｕｔ信号を“Ｈ”レベルとする。これによって、ＣＰＵ１２は、メモリコントローラ１６がアクセス要求を受け付けることができる状態になったことを認識する。また、このＲＥＡＤＹｏｕｔ信号が“Ｈ”レベルとなったことを受けて、ＣＰＵ１２は、図２（ｄ）に示すようにＲＥＡＤＹｉｎ信号を“Ｈ”レベルとする。
【００３５】
ＡＣＫ信号はまた、カウンタ２６にも入力される。カウンタ２６は、ＡＣＫ信号がアサートされたことを受けて、図２（ｍ）に示すように時点ｔ３において自身に初期値として“３”という値をセットする。なお、後述するが、この実施例のメモリコントローラ１６においては、ＳＤＲＡＭ１４へのデータの書き込み時に当該ＳＤＲＡＭ１４に対しアクティブコマンドが発行されてからＣＬＫ信号の“３”クロック後にライトコマンドが発行されるよう設計されており、かかる設計の意図から当該“３”という値がカウンタ２６の初期値としてセットされる。カウンタ２６は、セットされた値をＣＬＫ信号の立ち上がり毎に“１”ずつディクリメントし、つまりカウントダウンし、そのカウント値が“０”になるとカウント動作を停止する。
【００３６】
カウンタ２６によるカウント値は、制御信号生成回路２４に入力され、制御信号生成回路２４は、当該カウント値として初期値“３”がセットされたときに、換言すればＡＣＫ信号がアサートされた後の次のＣＬＫ信号の立ち上がり時点ｔ３で、図２（ｎ）に示すように上述のアクティブ（Actv）コマンドを発行する。そして、このアクティブコマンドを発行してからＣＬＫ信号の３クロック後に、上述のライト（Write）コマンドを発行する。この制御信号生成回路２４によって発行されたコマンドは、コントロールバス１０２を介してＳＤＲＡＭ１４に入力される。
【００３７】
上述のＲＥＡＤＹ信号生成回路２８から出力されるＲＥＡＤＹｏｕｔ信号は、ラッチ回路群４６にも入力される。ラッチ回路群４６は、このＲＥＡＤＹｏｕｔ信号が“Ｈ”レベルになったことを受けて、当該“Ｈ”レベルになった時点ｔ３の次のＣＬＫ信号の立ち上がり時点ｔ４においてＷＤＡＴＡ信号をラッチする。これによって、図２（ｏ）に示すようにアドレス“Ａ”に対応するデータ“Ｄ０”がラッチ回路群４６によって保持される。また、この時点ｔ４においては、カウンタ２６によるカウント値は“２”となる。
【００３８】
さて、時点ｔ４において（厳密には時点ｔ４よりも少し遅れて）、ＣＰＵ１２からメモリコントローラ１６に対して、アドレス“Ａ”に続くアドレス“Ａ＋４（バイト）”を書き込み先として指定するアクセス要求が発せられ、このアクセス要求が時点ｔ４の次のＣＬＫ信号の立ち上がり時点ｔ５において認識されたとする。具体的には、時点ｔ５において、図２（ｂ）のＴＲＡＮＳ信号が“ＮＯＮ”を示し、かつ図２（ｃ）のＳＥＬ信号が“Ｈ”レベルであり、しかも図２（ｄ）のＲＥＡＤＹｉｎ信号が“Ｈ”レベルであり、さらにＷＲＩＴＥ信号が“Ｈ”レベルであるとする。
【００３９】
これらＴＲＡＮＳ信号，ＳＥＬ信号およびＲＥＡＤＹｉｎ信号は、上述したようにＲＥＱ信号生成回路２０に入力され、これによってＲＥＱ信号生成回路２０はアクセス要求が発行されたことを認識する。ただし、ＲＥＱ信号生成回路２０には、ＡＣＣＥＳＳ信号生成回路２２からＡＣＣＥＳＳ信号も入力されており、ＲＥＱ信号生成回路２０は、当該ＡＣＣＥＳＳ信号がアサートされているとき、つまり前回のアクセス要求に対するアクセス処理が終了していないときは、たとえ新たにアクセス要求が発行されたとしてもＲＥＱ信号を出力しない（“Ｌ”レベルとしない）。
【００４０】
上述のＴＲＡＮＳ信号，ＳＥＬ信号およびＲＥＡＤＹｉｎ信号は、カウンタ２６にも入力され、これによってカウンタ２６もまたＣＰＵ１２から新たなアクセス要求が成されたことを認識する。また、カウンタ２６には、ＣＰＵ１２からＡＤＤＲ信号が入力されるとともに、ラッチ回路群４４から前回のアクセス要求に従うＡＤＤＲ信号も入力されており、カウンタ２６は、これらのＡＤＤＲ信号を互いに比較することで、前回のアクセス要求による指定アドレス“Ａ”と今回のアクセス要求による指定アドレス“Ａ＋４”とが連続するか否かを判定する。
【００４１】
ここで、カウンタ２６は、前回のアクセス要求による指定アドレス“Ａ”と今回のアクセス要求による指定アドレス“Ａ＋４”とが連続するアドレスであり、しかも自身のカウント値が“０”ではないと判断すると、図２（ｍ）に示すようにカウント動作を保留する。そして、時点ｔ５の次のＣＬＫ信号の立ち上がり時点ｔ６において、ラッチ回路群４８を有効化するための制御信号を生成する。これによって、図２（ｐ）に示すようにアドレス“Ａ＋４”に対応するデータ“Ｄ１”がラッチ回路４８によって保持される。
【００４２】
時点ｔ６は、制御信号生成回路２４から上述のアクティブコマンドが発行されてからＣＬＫ信号の３クロック後のタイミングに相当するので、制御信号生成回路２４はこのタイミングに合わせてライトコマンドを発行する。これと同時に、制御信号生成回路２４は、ラッチ回路群４６の出力信号（ＷＤ−０信号）がセレクタ５０，フリップフロップ群４０，入出力切換回路５２（出力ゲート回路群５４）およびデータバス１０４を介してＳＤＲＡＭ１４に入力されるよう、セレクタ５０および入出力切換回路５２を制御する。これによって、図２（ｑ）に示すように最初のアクセス要求に従うデータ“Ｄ０”がＳＤＲＡＭ１４に転送される。なお、ＳＤＲＡＭ１４には、上述のラッチ回路群４４に保持されているＡＤＤＲ信号、つまり最初のアクセス要求に従うＡＤＤＲ信号が、アドレスコンバータ３２およびアドレスバス１００を介して入力されている。したがって、ＳＤＲＡＭ１４に入力されたデータ“Ｄ０”は、当該最初のアクセス要求によって指定されたアドレス“Ａ”の領域に書き込まれる。
【００４３】
そして、時点ｔ６の次のＣＬＫ信号の立ち上がり時点ｔ７において、制御信号生成回路２４は、ラッチ回路群４８の出力信号（ＷＤ−１信号）がセレクタ５０，フリップフロップ群４０，入出力切換回路５２（出力ゲート回路群５４）およびデータバス１０４を介してＳＤＲＡＭ１４に入力されるよう、セレクタ５０および入出力切換回路５２を制御する。これによって、図２（ｑ）に示すように２回目のアクセス要求に従うデータ“Ｄ１”がＳＤＲＡＭ１４に転送される。なお、このとき、制御信号生成回路２４は特にコマンドを発効しないので、ＳＤＲＡＭ１４内においては書き込み先アドレスが通常のバーストモード時と同様に１ワード（＝４バイト）分更新され、“Ａ＋４”というアドレスに指定される。したがって、２回目のアクセス要求に従うデータ“Ｄ１”は、当該２回目のアクセス要求に従うアドレス“Ａ＋４”の領域に書き込まれる。
【００４４】
この時点ｔ７において、カウンタ２６によるカウント値は“０”になる。このカウント値は、ＡＣＫ信号生成回路３０にも入力され、ＡＣＫ信号生成回路３０は、当該カウント値が“０”になったことを次のＣＬＫ信号の立ち上がり時点ｔ８で認識する。そして、この時点ｔ８において、図２（ｋ）に示すようにＡＣＫ信号を“Ｈ”レベルにネゲートする。
【００４５】
また、カウンタ２６によるカウント値が“０”になったことを受けて、制御信号生成回路２４は、図２（ｎ）に示すように時点ｔ８においてバーストストップ（BST）コマンドを発行する。このバーストストップコマンドが発行されたことは、ＡＣＣＥＳＳ信号生成回路２２にも伝えられる。
【００４６】
ＡＣＣＥＳＳ信号生成回路２２は、バーストストップコマンドが発行されたことを受けて、時点ｔ８の次のＣＬＫ信号の立ち上がり時点ｔ９でＡＣＣＥＳＳ信号を“Ｌ”レベルにネゲートする。同時に、制御信号生成回路２４は、プリチャージ（PALL）コマンドを発行する。これによって、一連のアクセス処理が終了する。
【００４７】
以上の説明から判るように、この実施例によれば、単独転送モードに基づくアクセス要求が行われた後、カウンタ２６によるカウント値が“０”になるまでの間、つまり当該アクセス要求に従うデータ（Ｄ０）がＳＤＲＡＭ１４に転送されるまでの間に、新たなアクセス要求が行われ、これらのアクセス要求で指定されたアドレスが連続する場合には、当該各アクセス要求に従うデータ（Ｄ０およびＤ１）はバーストモードと同様に連続して転送される。つまり、単独転送モードでのアクセス要求に対しても、バーストモードと同様の高速アクセスを実現できる。
【００４８】
なお、メモリコントローラ１６がたとえばＣＰＵ１２からの個々のアクセス要求に応答してＳＤＲＡＭ１４に対し個別にアクセスするとすると、上述の２回目のアクセス要求に従うデータ“Ｄ１”は、図２（ｑ）に符号２００で示すように、最初のアクセス要求に従うデータ“Ｄ０”が転送されてからＣＬＫ信号の数クロック分だけ遅れたタイミングで転送される。つまり、この実施例のような高速アクセスを実現することができない。
【００４９】
また、この実施例では、ＣＰＵ１２からＳＤＲＡＭ１４にデータを書き込む場合について説明したが、ＳＤＲＡＭ１４からＣＰＵ１２にデータを読み出すときも同様である。ただし、この場合、ＳＤＲＡＭ１４から読み出されたデータは、データバス１０４，入出力切換回路５２（入力ゲート回路群５６）およびフリップフロップ群４２を介してＣＰＵ１２に転送される。
【００５０】
そして、この実施例では、連続して２つのデータ（Ｄ０およびＤ１）を転送させる場合について説明したが、それ以上の数のデータを連続して転送させることもできる。ただし、この場合、ラッチ回路群４６または４８と同様のラッチ回路群が、連続して転送させようとするデータの数（連続数）と同じ数だけ必要となる。
【００５１】
さらに、この実施例では、ディジタルカメラにこの発明を適用する場合について説明したが、ディジタルカメラ以外の電子機器にもこの発明を適用できることは言うまでもない。
【００５２】
また、ＣＰＵ１２およびメモリコントローラ１６は、ＡＳＩＣ１８によって一体に形成されたものとしたが、各々個別の構成としてもよい。
【図面の簡単な説明】
【図１】この発明の一実施例の概略構成を示すブロック図である。
【図２】図１の実施例においてデータ書き込み時の各要部の動作を示すタイミング図である。
【符号の説明】
１０…メモリアクセス回路
１２…ＣＰＵ
１４…ＳＤＲＡＭ
１６…メモリコントローラ
２０…ＲＥＱ信号生成回路
２４…制御信号生成回路
２６…カウンタ
４６，４８…ラッチ回路群

Claims

アクセス要求に応答して第１状態に遷移させ、前記第１状態への遷移後にクロックに応じてカウント動作するカウント手段を備え、前記カウント手段のカウント値が特定値になったとき第２状態に遷移させ、前記第１状態のとき前記メモリにアクセス可能とし、前記第２状態のとき前記メモリにアクセス不可能とするメモリ制御回路において、
前記カウント値が前記特定値になる前に特定条件を満たす特定アクセス要求が発行されたとき前記特定アクセス要求に従って前記メモリにアクセスするアクセス手段、および
前記特定アクセス要求があったとき前記カウント手段のカウント動作を所定クロック期間保留させる保留手段を備え、
前記特定条件は前記アクセス要求に従う第１アドレスと前記特定アクセス要求に従う第２アドレスとが互いに連続するという条件を含むことを特徴とする、メモリ制御回路。
請求項１記載のメモリ制御回路を備える、ディジタルカメラ。