JP5629819B2 - 通信ポートに可変クロックゲーティングヒステリシスを使用する装置および方法 - Google Patents
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Description
115 バス
120 クロック生成回路
125 バスクロック信号
210 通信ポート
215 バス
225 ゲーティング可能なクロック信号
230 クロックゲーティング制御回路
231 遅延制御入力
235 クロックゲーティング制御信号
400 回路
410 データ経路指定ファブリック回路
420 マスタポート
430 スレーブポート
500 マスタポート
501 制御入力
505 遅延制御信号
512 バスインターフェース回路
513 ペイロードデータ
514 遅延制御回路
515 クロックゲーティング制御信号
520 マスタ
525 クロックコマンド信号
530 クロックゲーティング回路
535 ゲーティング可能なバスクロック信号
540 バス
700 マスタポート
714 遅延制御回路
800 マスタポート
810 タイマ
820 レジスタ
830 制御回路
831 トランザクションステータス
833 遅延選択入力
900 スレーブポート
901 遅延制御入力
905 遅延制御信号
912 バスインターフェース回路
915 クロックゲーティング制御信号
916 ファブリックインターフェース回路
917 ペイロードデータ
919 ペイロードデータ
920 スレーブユニット
925 コマンド信号
930 クロックゲーティング回路
935 ゲーティング可能なバスクロック信号
940 バス
1000 スレーブポート
1014 遅延制御回路
1100 スレーブポート
1110 ヒステリシスタイマ回路
1114 遅延制御回路
1120 レジスタ
1130 制御回路
1131 バストランザクションステータス
1200 スレーブポート
1214 遅延制御回路
1216、1217 スレーブポートヒステリシス情報
M0、M1、...、Mm マスタユニット
S0、S1、...、Sn スレーブユニット
Claims (22)
- 関連するクロック信号に応答して関連するバスを介して複数のノードと通信するように構成された複数の通信ポートと、
前記クロック信号を生成し、通信トランザクションを要求するノードから受信したゲーティングヒステリシスを先入れ先出しバッファに記憶し、前記ポートの通信トランザクションに応答して、前記記憶されたゲーティングヒステリシスのうちの最大の値を用いて前記クロック信号のゲーティングヒステリシスを変化させるように構成されたクロック信号生成回路と
を備える装置。 - 前記クロック信号生成回路は、前記トランザクションの属性に基づいて前記クロック信号の前記ゲーティングヒステリシスを変化させるように構成される、請求項1に記載の装置。
- 前記属性は、前記トランザクションにおいて伝達される前記トランザクションのアドレスおよび/またはペイロードを含む、請求項2に記載の装置。
- 前記クロック信号生成回路は、前記クロック信号のゲーティングヒステリシスを変化させる際にトランザクション後遅延を変化させるように構成される、請求項2に記載の装置。
- 前記ポートは、データ経路指定ファブリック回路の複数のポートを備え、前記クロック信号生成回路は、前記複数のポートのそれぞれのポートのクロック信号のそれぞれのゲーティングヒステリシスを独立に変化させるように構成される、請求項1に記載の装置。
- 請求項1に記載の装置を備える集積回路。
- 請求項6に記載の前記集積回路の機能を実現するようにデータ処理システムによって実行することのできるコンピュータ命令を記録するコンピュータ可読記録媒体。
- 関連するクロック信号に従ってデータ経路指定ファブリック回路の外部の複数のノードと通信するように構成された複数のポートを備える前記データ経路指定ファブリック回路と、
通信トランザクションを要求するノードから受信した時間遅延を表す値を先入れ先出しバッファに記憶し、前記ポートの通信トランザクションに応答して、前記記憶された値のうちの最大の値を用いて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるように構成された制御回路と
を備える装置。 - 前記記憶された時間遅延を表す値はプログラム可能な値を含む、請求項8に記載の装置。
- 前記制御回路は、それぞれの時間遅延を表す複数の値を記憶し、前記記憶された値のうちの1つを選択し、前記選択された値に基づいて前記ポートのうちの前記少なくとも1つの前記クロック信号のゲーティングを遅延させるように構成される、請求項8に記載の装置。
- 請求項8に記載の装置を備える集積回路。
- 請求項11に記載の前記集積回路の機能を実現するようにデータ処理システムによって実行することのできるコンピュータ命令を記録するコンピュータ可読記録媒体。
- 関連するクロック信号に応答して関連するバス上で複数のノードと通信するように構成された複数の通信ポートと、
前記クロック信号を生成し、通信トランザクションを要求するノードから受信したゲーティングヒステリシスを先入れ先出しバッファに記憶し、前記ポートの通信トランザクションに応答して、前記記憶されたゲーティングヒステリシスのうちの最大の値を用いて前記クロック信号のゲーティングヒステリシスを変化させる手段と
を備える装置。 - データ経路指定ファブリック回路の外部の複数のノードと通信するように構成された複数の通信ポートを備える前記データ経路指定ファブリック回路の通信ポートを動作させる方法であって、
通信トランザクションを要求するノードから受信したゲーティングヒステリシスを先入れ先出しバッファに記憶し、前記ポートの通信トランザクションに応答して、前記記憶されたゲーティングヒステリシスのうちの最大の値を用いて前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップを含む方法。 - 前記ポートの通信トランザクションに応答して前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップは、前記トランザクションの属性に基づいてクロック信号のゲーティングヒステリシスを変化させるステップを含む、請求項14に記載の方法。
- 前記属性は、前記トランザクションにおいて伝達される前記トランザクションのアドレスおよび/またはペイロードを含む、請求項15に記載の方法。
- 前記ポートの通信トランザクションに応答して前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップは、前記クロック信号のゲーティングヒステリシスを変化させる際にトランザクション後遅延を変化させるステップを含む、請求項14に記載の方法。
- 前記ポートは、データ経路指定ファブリック回路の複数のポートを備え、前記ポートの通信トランザクションに応答して前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップは、前記複数のポートのそれぞれのポートのクロック信号のそれぞれのゲーティングヒステリシスを独立に変化させるステップを含む、請求項14に記載の方法。
- データ経路指定ファブリック回路の外部の複数のノードと通信するように構成された複数のポートを備える前記データ経路指定ファブリック回路のポートを動作させる方法であって、
通信トランザクションを要求するノードから受信した時間遅延を表す値を先入れ先出しバッファに記憶するステップと、
前記ポートの通信トランザクションに応答して、前記記憶された値のうちの最大の値を用いて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップと
を含む方法。 - 前記時間遅延を表す値を記憶するステップは、プログラムされた値を記憶するステップを含む、請求項19に記載の方法。
- 前記時間遅延を表す値を記憶するステップは、それぞれの時間遅延を表す複数の値を記憶するステップを含み、前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップの前に、前記記憶された値のうちの1つを選択するステップが実行され、前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップは、前記選択された値に基づいて前記クロック信号のゲーティングを遅延させるステップを含む、請求項19に記載の方法。
- 前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップの前に、前記少なくとも1つのポートを伴う通信トランザクションを実施するステップが実行される、請求項21に記載の方法。
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