JP2013527963A - 通信ポートに可変クロックゲーティングヒステリシスを使用する装置および方法 - Google Patents
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Abstract
Description
115 バス
120 クロック生成回路
125 バスクロック信号
210 通信ポート
215 バス
225 ゲーティング可能なクロック信号
230 クロックゲーティング制御回路
231 遅延制御入力
235 クロックゲーティング制御信号
400 回路
410 データ経路指定ファブリック回路
420 マスタポート
430 スレーブポート
500 マスタポート
501 制御入力
505 遅延制御信号
512 バスインターフェース回路
513 ペイロードデータ
514 遅延制御回路
515 クロックゲーティング制御信号
520 マスタ
525 クロックコマンド信号
530 クロックゲーティング回路
535 ゲーティング可能なバスクロック信号
540 バス
700 マスタポート
714 遅延制御回路
800 マスタポート
810 タイマ
820 レジスタ
830 制御回路
831 トランザクションステータス
833 遅延選択入力
900 スレーブポート
901 遅延制御入力
905 遅延制御信号
912 バスインターフェース回路
915 クロックゲーティング制御信号
916 ファブリックインターフェース回路
917 ペイロードデータ
919 ペイロードデータ
920 スレーブユニット
925 コマンド信号
930 クロックゲーティング回路
935 ゲーティング可能なバスクロック信号
940 バス
1000 スレーブポート
1014 遅延制御回路
1100 スレーブポート
1110 ヒステリシスタイマ回路
1114 遅延制御回路
1120 レジスタ
1130 制御回路
1131 バストランザクションステータス
1200 スレーブポート
1214 遅延制御回路
1216、1217 スレーブポートヒステリシス情報
M0、M1、...、Mm マスタユニット
S0、S1、...、Sn スレーブユニット
Claims (23)
- クロック信号に応答してバスを介して通信するように構成された通信ポートと、前記クロック信号を生成し、前記ポートの通信トランザクションに応答して前記クロック信号のゲーティングヒステリシスを変化させるように構成されたクロック信号生成回路とを備える装置。
- 前記クロック信号生成回路は、前記トランザクションの属性に基づいて前記クロック信号の前記ゲーティングヒステリシスを変化させるように構成される、請求項1に記載の装置。
- 前記属性は、前記トランザクションにおいて伝達される前記トランザクションのアドレスおよび/またはペイロードを含む、請求項2に記載の装置。
- 前記クロック信号生成回路は、前記クロック信号をゲーティングする際にトランザクション後遅延を変化させるように構成される、請求項2に記載の装置。
- 前記ポートは、データ経路指定ファブリック回路の複数のポートを備え、前記クロック信号生成回路は、前記複数のポートのそれぞれのポートのクロック信号のそれぞれのゲーティングヒステリシスを独立に変化させるように構成される、請求項1に記載の装置。
- 請求項1に記載の装置を備える集積回路。
- 請求項6に記載の前記集積回路に対する製造命令を生成するようにデータ処理システムによって実行することのできるコンピュータ命令を記録するコンピュータ可読記録媒体。
- 関連するクロック信号に従ってデータ経路指定ファブリック回路の外部のノードと通信するように構成された複数のポートを備える前記データ経路指定ファブリック回路と、時間遅延を表す値を記憶し、かつ前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるように構成された制御回路とを備える装置。
- 前記値はプログラム可能な値を含む、請求項8に記載の装置。
- 前記制御回路は、それぞれの時間遅延を表す複数の値を記憶し、前記記憶された値のうちの1つを選択し、前記選択された値に基づいて前記ポートのうちの前記少なくとも1つの前記クロック信号のゲーティングを遅延させるように構成される、請求項8に記載の装置。
- 前記制御回路は、前記ポートうちの前記少なくとも1つを伴う通信トランザクションの属性に基づいて前記記憶された値のうちの1つを選択するように構成される、請求項10に記載の装置。
- 請求項8に記載の装置を備える集積回路。
- 請求項12に記載の前記集積回路に対する製造命令を生成するようにデータ処理システムによって実行することのできるコンピュータ命令を記録するコンピュータ可読記録媒体。
- クロック信号に応答してバス上で通信するように構成された通信ポートと、前記クロック信号を生成し、前記ポートの通信トランザクションに応答して前記クロック信号のゲーティングヒステリシスを変化させるための手段とを備える装置。
- 通信ポートを動作させる方法であって、前記ポートの通信トランザクションに応答して前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップを含む方法。
- 前記ポートの通信トランザクションに応答して前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップは、前記トランザクションの属性に基づいてクロック信号のゲーティングヒステリシスを変化させるステップを含む、請求項15に記載の方法。
- 前記属性は、前記トランザクションにおいて伝達される前記トランザクションのアドレスおよび/またはペイロードを含む、請求項16に記載の方法。
- 前記ポートの通信トランザクションに応答して前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップは、前記クロック信号をゲーティングする際にトランザクション後遅延を変化させるステップを含む、請求項15に記載の方法。
- 前記ポートは、データ経路指定ファブリック回路の複数のポートを備え、前記ポートの通信トランザクションに応答して前記ポートのクロック信号のゲーティングヒステリシスを変化させるステップは、前記複数のバスポートのそれぞれのポートのクロック信号のそれぞれのクロックゲーティングヒステリシスを独立に変化させるステップを含む、請求項15に記載の方法。
- データ経路指定ファブリック回路の外部のノードと通信するように構成された複数のポートを備える前記データ経路指定ファブリック回路を動作させる方法であって、時間遅延を表す値を記憶するステップと、前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップとを含む方法。
- 時間遅延を示す値を記憶するステップは、プログラムされた値を記憶するステップを含む、請求項20に記載の方法。
- 時間遅延を示す値を記憶するステップは、それぞれの時間遅延を表す複数の値を記憶するステップを含み、前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップの前に、前記記憶された値のうちの1つを選択するステップが実行され、前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップは、前記選択された値に基づいて前記クロック信号のゲーティングを遅延させるステップを含む、請求項20に記載の方法。
- 前記記憶された値に基づいて前記ポートのうちの少なくとも1つのクロック信号のゲーティングを遅延させるステップの前に、前記少なくとも1つのポートを伴う通信トランザクションを実施するステップが実行され、前記記憶された値のうちの1つを選択するステップは、前記通信トランザクションの属性に基づいて前記記憶された値のうちの1つを選択するステップを含む、請求項22に記載の方法。
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Families Citing this family (31)
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---|---|---|---|---|
US8504866B2 (en) * | 2010-07-30 | 2013-08-06 | Advanced Micro Devices, Inc. | Supplying hysteresis effect mitigated clock signals based on silicon-test characterized parameter |
US9158328B2 (en) * | 2011-12-20 | 2015-10-13 | Oracle International Corporation | Memory array clock gating scheme |
US10157060B2 (en) | 2011-12-29 | 2018-12-18 | Intel Corporation | Method, device and system for control signaling in a data path module of a data stream processing engine |
US8873576B2 (en) * | 2012-09-14 | 2014-10-28 | Broadcom Corporation | Dynamic clock gating in a network device |
US10331583B2 (en) | 2013-09-26 | 2019-06-25 | Intel Corporation | Executing distributed memory operations using processing elements connected by distributed channels |
US8963597B1 (en) * | 2013-10-02 | 2015-02-24 | Nanya Technology Corporation | Cross-domain enablement method and electronic apparatus |
US9488692B2 (en) * | 2014-08-26 | 2016-11-08 | Apple Inc. | Mode based skew to reduce scan instantaneous voltage drop and peak currents |
KR102280734B1 (ko) | 2014-12-09 | 2021-07-21 | 삼성전자주식회사 | 시스템 온 칩과 이를 포함하는 모바일 전자 기기 |
DE102016109387A1 (de) | 2015-05-26 | 2016-12-01 | Samsung Electronics Co., Ltd. | Ein-Chip-System mit Taktverwaltungseinheit und Verfahren zum Betreiben des Ein-Chip-Systems |
KR102384347B1 (ko) | 2015-05-26 | 2022-04-07 | 삼성전자주식회사 | 클록 관리 유닛을 포함하는 시스템 온 칩 및 그 동작방법 |
KR102387466B1 (ko) | 2015-09-18 | 2022-04-15 | 삼성전자주식회사 | 반도체 장치 |
US10558575B2 (en) | 2016-12-30 | 2020-02-11 | Intel Corporation | Processors, methods, and systems with a configurable spatial accelerator |
US10572376B2 (en) | 2016-12-30 | 2020-02-25 | Intel Corporation | Memory ordering in acceleration hardware |
US11086816B2 (en) | 2017-09-28 | 2021-08-10 | Intel Corporation | Processors, methods, and systems for debugging a configurable spatial accelerator |
US20190101952A1 (en) * | 2017-09-30 | 2019-04-04 | Intel Corporation | Processors and methods for configurable clock gating in a spatial array |
US10565134B2 (en) | 2017-12-30 | 2020-02-18 | Intel Corporation | Apparatus, methods, and systems for multicast in a configurable spatial accelerator |
US11307873B2 (en) | 2018-04-03 | 2022-04-19 | Intel Corporation | Apparatus, methods, and systems for unstructured data flow in a configurable spatial accelerator with predicate propagation and merging |
US10564980B2 (en) | 2018-04-03 | 2020-02-18 | Intel Corporation | Apparatus, methods, and systems for conditional queues in a configurable spatial accelerator |
US11200186B2 (en) | 2018-06-30 | 2021-12-14 | Intel Corporation | Apparatuses, methods, and systems for operations in a configurable spatial accelerator |
US10891240B2 (en) | 2018-06-30 | 2021-01-12 | Intel Corporation | Apparatus, methods, and systems for low latency communication in a configurable spatial accelerator |
US11360539B2 (en) * | 2018-09-18 | 2022-06-14 | Maxlinear, Inc. | Adaptive clock signal frequency scaling |
US10678724B1 (en) | 2018-12-29 | 2020-06-09 | Intel Corporation | Apparatuses, methods, and systems for in-network storage in a configurable spatial accelerator |
US11029927B2 (en) | 2019-03-30 | 2021-06-08 | Intel Corporation | Methods and apparatus to detect and annotate backedges in a dataflow graph |
US10965536B2 (en) | 2019-03-30 | 2021-03-30 | Intel Corporation | Methods and apparatus to insert buffers in a dataflow graph |
US10817291B2 (en) | 2019-03-30 | 2020-10-27 | Intel Corporation | Apparatuses, methods, and systems for swizzle operations in a configurable spatial accelerator |
US10915471B2 (en) | 2019-03-30 | 2021-02-09 | Intel Corporation | Apparatuses, methods, and systems for memory interface circuit allocation in a configurable spatial accelerator |
US11037050B2 (en) | 2019-06-29 | 2021-06-15 | Intel Corporation | Apparatuses, methods, and systems for memory interface circuit arbitration in a configurable spatial accelerator |
US11907713B2 (en) | 2019-12-28 | 2024-02-20 | Intel Corporation | Apparatuses, methods, and systems for fused operations using sign modification in a processing element of a configurable spatial accelerator |
US11635739B1 (en) | 2020-04-30 | 2023-04-25 | Marvell Asia Pte Ltd | System and method to manage power to a desired power profile |
US11340673B1 (en) * | 2020-04-30 | 2022-05-24 | Marvell Asia Pte Ltd | System and method to manage power throttling |
US20230034633A1 (en) * | 2021-07-30 | 2023-02-02 | Advanced Micro Devices, Inc. | Data fabric c-state management |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0854954A (ja) * | 1994-08-09 | 1996-02-27 | Yamaha Corp | 省電力機能付き集積回路 |
JPH1153049A (ja) * | 1997-08-05 | 1999-02-26 | Toshiba Corp | コンピュータシステム |
JPH11212888A (ja) * | 1998-01-27 | 1999-08-06 | Toshiba Corp | 通信機能一体型携帯情報処理装置及びデータ受信方法 |
JP2003067691A (ja) * | 2001-08-24 | 2003-03-07 | Matsushita Electric Ind Co Ltd | メモリ装置 |
JP2003256066A (ja) * | 2002-02-28 | 2003-09-10 | Matsushita Electric Ind Co Ltd | クロック供給制御装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7605A (en) | 1850-08-27 | Method | ||
US6079024A (en) * | 1997-10-20 | 2000-06-20 | Sun Microsystems, Inc. | Bus interface unit having selectively enabled buffers |
US6021506A (en) | 1998-07-31 | 2000-02-01 | Intel Corporation | Method and apparatus for stopping a bus clock while there are no activities on a bus |
US20030226050A1 (en) * | 2000-12-18 | 2003-12-04 | Yik James Ching-Shau | Power saving for mac ethernet control logic |
US20030135676A1 (en) | 2002-01-17 | 2003-07-17 | Koninklijke Philips Electronics N.V. | Low-power bus interface |
US7076681B2 (en) | 2002-07-02 | 2006-07-11 | International Business Machines Corporation | Processor with demand-driven clock throttling power reduction |
US7162588B2 (en) | 2002-08-23 | 2007-01-09 | Koninklijke Philips Electronics N.V. | Processor prefetch to match memory bus protocol characteristics |
US7065665B2 (en) | 2002-10-02 | 2006-06-20 | International Business Machines Corporation | Interlocked synchronous pipeline clock gating |
US7647515B2 (en) * | 2005-08-29 | 2010-01-12 | Dell Products L.P. | System and method for information handling system adaptive variable bus idle timer |
US7472299B2 (en) * | 2005-09-30 | 2008-12-30 | Intel Corporation | Low power arbiters in interconnection routers |
US20090228733A1 (en) * | 2008-03-06 | 2009-09-10 | Integrated Device Technology, Inc. | Power Management On sRIO Endpoint |
JP2009265739A (ja) | 2008-04-22 | 2009-11-12 | Oki Semiconductor Co Ltd | データ送受信回路 |
US7605612B1 (en) | 2008-05-16 | 2009-10-20 | International Business Machines Corporation | Techniques for reducing power requirements of an integrated circuit |
US8316252B2 (en) | 2008-05-30 | 2012-11-20 | Advanced Micro Devices, Inc. | Distributed clock gating with centralized state machine control |
-
2010
- 2010-05-03 US US12/772,484 patent/US9285860B2/en active Active
-
2011
- 2011-04-27 KR KR1020127031677A patent/KR101442791B1/ko active IP Right Grant
- 2011-04-27 WO PCT/US2011/034080 patent/WO2011139744A1/en active Application Filing
- 2011-04-27 JP JP2013509116A patent/JP5629819B2/ja active Active
- 2011-04-27 CN CN201180022207.3A patent/CN102884489B/zh active Active
- 2011-04-27 EP EP11720634.2A patent/EP2567302B1/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0854954A (ja) * | 1994-08-09 | 1996-02-27 | Yamaha Corp | 省電力機能付き集積回路 |
JPH1153049A (ja) * | 1997-08-05 | 1999-02-26 | Toshiba Corp | コンピュータシステム |
JPH11212888A (ja) * | 1998-01-27 | 1999-08-06 | Toshiba Corp | 通信機能一体型携帯情報処理装置及びデータ受信方法 |
JP2003067691A (ja) * | 2001-08-24 | 2003-03-07 | Matsushita Electric Ind Co Ltd | メモリ装置 |
JP2003256066A (ja) * | 2002-02-28 | 2003-09-10 | Matsushita Electric Ind Co Ltd | クロック供給制御装置 |
Also Published As
Publication number | Publication date |
---|---|
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