JP2003256066A - クロック供給制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ゲーテッドクロック制御を行う場合、低消費
電力用の回路、配線を設ける必要があり、結果として回
路規模の増大を招いている。プリフェッチした命令に従
って機能ブロックを動作させるデータ処理システムにお
いて、不要な周辺回路の動作を停止させて低消費電力化
を図ることができる半導体集積回路のクロック供給制御
装置を提供する。 【解決手段】 命令供給部１は、プリフェッチした命令
を機能ブロックｂに与えるとともに、プリフェッチした
命令から必要サイクル数ＣＮのデータを抽出し、カウン
タａ１にセットする。カウンタａ１は、セットした必要
サイクル数をカウント終了するまで入力したクロック信
号ＣＬＫを内部クロック信号ＳＣＬＫとして該当の機能
ブロックｂに供給し、カウント終了によってクロック供
給を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるクロック供給制御装置に関するものである。本発
明は、代表例としてグラフィックプロセッサ等に内蔵さ
れる描画命令供給回路に適用した場合に、消費電力低減
に好適な技術である。

【０００２】

【従来の技術】図１１は、ゲーテッドクロック技術に関
する従来の構成を示すブロック図である。図１１に示す
命令供給回路１ｊは、メインクロック発生回路２ｊによ
り生成されるメインクロック信号ＣＬＫに基づいて動作
し、内部バス４ｊを介してその時々に周辺回路３ａｊ，
３ｂｊを選択し、アクセスする。周辺回路３ａｊ，３ｂ
ｊのアクセス検出回路５ａｊ，５ｂｊは、命令供給回路
１ｊから各周辺回路３ａｊ，３ｂｊ毎に設定されたアド
レスに対応したアドレスＡＤＲを入力すると、イネーブ
ル信号ＣＥＮを生成し、出力する。クロック制御回路６
ａｊ，６ｂｊは、アクセス検出回路５ａｊ，５ｂｊから
のイネーブル信号ＣＥＮに基づいてメインクロック信号
ＣＬＫを内部回路７ａｊ，７ｂｊに対して動作に十分な
期間だけ内部クロック信号ＳＣＬＫとして供給する。

【０００３】上記において、動作に十分な期間の長さの
設定については、周辺回路３ａｊ，３ｂｊそれぞれにあ
らかじめ固定値として設定されている。つまり、可変す
ることはできない。

【０００４】

【発明が解決しようとする課題】上述の従来のゲーテッ
ドクロック技術では、全周辺回路内にアクセス検出回
路、クロック制御回路を必要としており、結果として回
路規模が大きくなる傾向を有している。一方、クロック
制御回路を設けないブロックが存在すると、そのブロッ
クに関してはゲーテッドクロック制御ができない。

【０００５】また、周辺回路の動作期間が回路ごとに固
定であるため、回路を細分化してクロック制御を行うこ
とが困難であるとともに、無駄な電力消費を発生する傾
向がある。

【０００６】本発明は、このような事情に鑑みて創案さ
れたものであり、回路規模の抑制と消費電力の削減を達
成することができるクロック供給制御装置を提供するこ
とを目的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、機能ブロックに対してその所要の動作に
必要な内部クロック信号を供給する期間を制御するに当
たり、クロック供給源と機能ブロックとの間にカウンタ
手段を介在させ、そのカウンタ手段で必要時間をカウン
トするものである。すなわち、本発明のクロック供給制
御装置は、プリフェッチした命令を機能ブロックに与え
る命令供給手段に、前記プリフェッチした命令から必要
サイクル数のデータを抽出する機能をもたせる。併せ
て、前記のカウンタ手段に前記命令供給手段からの必要
サイクル数のデータをセットし、セットした必要サイク
ル数をカウント終了するまで、入力したクロックを内部
クロック信号として該当の機能ブロックに供給し、カウ
ント終了によってクロック供給を停止する。

【０００８】これによれば、命令に応じて最適な必要サ
イクル数を設定するので、動作期間が固定化された従来
技術に比べて、クロック信号の供給期間の設定の自由度
を拡張することができる。（突き放し制御可）。

【０００９】そして、上記の機能のための構成として
は、カウンタ手段を設けることと、命令供給手段に必要
サイクル数を抽出させカウンタ手段にセットさせる機能
をもたせることであり、比較的簡単な構成でよく、回路
規模を抑える上で有利となる。

【００１０】また、カウンタ手段がカウント終了すると
機能ブロックへのクロック供給を停止するので、消費電
力を削減することが可能となる。

【００１１】ところで、上記構成のみでは、命令の１つ
１つに必要サイクル数を記述する必要がある。その結
果、ビット幅が大きくなり、回路規模やメモリサイズ、
ひいてはチップ面積の削減に限界をもたらす。このよう
な不都合を解消するには、次のような構成が好ましい。

【００１２】すなわち、さらに、前記命令ごとの必要サ
イクル数が記述された命令サイクル参照テーブルを備え
る。そして、前記命令供給手段は、前記プリフェッチし
た命令をデコードし、デコード結果に基づいて前記命令
サイクル参照テーブルを検索して該当の必要サイクル数
を抽出するサイクル数抽出手段を備えていることであ
る。

【００１３】プリフェッチした命令のデコード結果に基
づいてサイクル数抽出手段が検索する命令サイクル参照
テーブルは、命令と必要サイクル数とを対応付けたもの
である。したがって、命令自体が必要サイクル数指定の
ために賄わなければならないビット数は必要サイクル数
のビット数よりも少なくてよい。その結果、回路規模や
メモリサイズの減少が可能で、ひいてはチップ面積の縮
小が可能となる。

【００１４】ところで、複数の機能ブロックが内部バス
に共通に接続され、内部バスの使用権につき各機能ブロ
ックが他の機能ブロックに対して排他的となっている場
合には、次のように構成することが好ましい。すなわ
ち、前記のカウンタ手段として、前記内部バスの使用権
を示すバスイネーブル信号が有効のときにカウント動作
が許容され、前記バスイネーブル信号が無効のときはカ
ウント動作が禁止されるように構成されていることであ
る。

【００１５】対応する機能ブロックが内部バスの使用権
を獲得し、実効的な動作を行うときに限って、カウンタ
手段のカウント動作を許容する。逆に、対応する機能ブ
ロックが内部バスの使用権を有しておらず、ウェイト状
態になっているときには、カウンタ手段のカウント動作
を禁止して、カウント値が変化しないようにする。これ
により、対応する機能ブロックに対して、それが所要の
動作を完遂するのに必要な期間にわたってクロックを適
正に供給し続けることができる。

【００１６】ところで、機能ブロックが複数ある場合、
機能ブロックの１つずつにカウンタ手段を割り当てると
きは、回路規模増大の傾向となる。そこで、カウンタ手
段を複数の機能ブロックで共用するように構成すること
が考えられる。それには、次の２つがある。

【００１７】１つは、複数の機能ブロックに共用のカウ
ンタ手段が、前記複数の機能ブロックのいずれか１つを
選択的に制御する選択手段を備えていることである。こ
の場合、複数の機能ブロックは排他的な動作となってい
る。すなわち、同時に動作することはない。したがっ
て、カウンタ手段にセットする必要サイクル数は、制御
対象の機能ブロックの所要の動作に最適な必要サイクル
数とすればよく、カウンタ手段への必要サイクル数のセ
ットの仕方に特別な工夫はしなくてもよい。

【００１８】もう１つは、複数の機能ブロックに共用の
カウンタ手段が、前記複数の機能ブロックのいずれか１
つを動作させる場合といずれか２つ以上の組み合わせを
同時的に動作させる場合とを選択的に制御する選択手段
を備えていることである。これは、複数の機能ブロック
のうちいずれか１つを排他的に動作させる場合と、いず
れか２つ以上を組み合わせたときに同時的に動作させる
場合とを含むものである。この場合、複数の機能ブロッ
クのすべてを同時的に動作させる場合も含んでいる。複
数の機能ブロックを同時に動作させる場合には、その複
数の機能ブロックの必要サイクル数のうち最長の必要サ
イクル数をカウンタ手段にセットすればよい。もっと
も、同時動作させる複数の機能ブロックの組み合わせに
ついては、必要サイクル数の差がなるべく小さいものど
うしの組み合わせとするのがよい。無駄な電力消費を極
力抑えるためである。

【００１９】以上、カウンタ手段を複数の機能ブロック
に共用することにより、回路構成を簡素化し、回路規模
を抑えることができる。

【００２０】なお、カウンタ手段を複数の機能ブロック
に共用する場合に、内部バス使用権の有無とカウント動
作の有効・無効の切り換えとを関連付けた上記の技術を
組み合わせて適用することも可能である。

【００２１】

【発明の実施の形態】以下、本発明にかかわるクロック
供給制御装置の実施の形態について図面に基づいて詳細
に説明する。

【００２２】（実施の形態１）図１は本発明の実施の形
態１のクロック供給制御装置の構成を示すブロック図で
ある。

【００２３】このクロック供給制御装置は、命令供給部
１、クロック供給源２、命令格納メモリ３、カウンタａ
１、機能ブロックｂにより構成されている。命令格納メ
モリ３に格納されている命令は、各命令コードの任意の
位置に任意のビット数（今回の実施例では上位８bit）
が記述されており、命令実行に必要なサイクル数が格納
されているものとする（図２参照）。命令格納メモリ３
から命令供給部１に命令コードが供給されると、命令供
給部１は、命令コードをプリフェッチし、プリフェッチ
したデータの上位８bitに記述されている必要サイクル
数ＣＮのデータを参照し、必要サイクル数ＣＮをカウン
タａ１にセットする。必要サイクル数ＣＮをセットされ
たカウンタａ１は、命令供給部１より命令コードが機能
ブロックｂに供給されると同時に動き出し、クロック供
給源２からのクロック信号ＣＬＫを機能ブロックｂに対
して内部クロック信号ＳＣＬＫとして供給開始する。

【００２４】カウンタａ１は、必要サイクル数ＣＮ（供
給された命令の実行に必要なサイクル数）をカウントし
終わると、機能ブロックｂに対する内部クロック信号Ｓ
ＣＬＫの供給を停止する。

【００２５】カウンタａ１の構成例を図３に示す。

【００２６】このカウンタａ１は、レジスタｒ_len、減
算器ｓｕｂ、セレクタｓｅ、入力側論理積回路ＡＮＤin
および出力側論理積回路ＡＮＤoutを備えている。図３
では同じレジスタｒ_lenを異なる局面で図示している。
レジスタｒ_lenは９bitのレジスタであり、カウンタ動
作スタート時にはその９bit目に“１”がセットされる
ように構成されている。入力側論理積回路ＡＮＤinには
機能ブロックを選択するためのアドレスが入力される。
この入力側論理積回路ＡＮＤinは、通常はリセット信号
ｒｅｓｅｔがアサート（有効）状態にあり、レジスタｒ
_lenには、その９ビット目に“１”を、その他のビット
には“０”がセットされるようになっている。

【００２７】レジスタｒ_lenの入力にはセレクタｓｅの
出力が入力される。レジスタｒ_lenの出力は減算器ｓｕ
ｂに入力される。減算器ｓｕｂは１クロックごとにレジ
スタｒ_lenの内容から“１”を減算し、その結果をセレ
クタｓｅに出力する。セレクタｓｅは減算器ｓｕｂの出
力と必要サイクル数ＣＮを入力し、命令トリガがない通
常時は減算器ｓｕｂの出力を入力し、命令トリガが入力
されたときは必要サイクル数ＣＮのデータを入力する。
レジスタｒ_lenはセレクタｓｅからのデータを一時保持
し、その最上位ビット（９ビット目）を出力側論理積回
路ＡＮＤoutに出力する。出力側論理積回路ＡＮＤoutは
レジスタｒ_lenからのデータを反転した上で入力する。
出力側論理積回路ＡＮＤoutは、レジスタｒ_lenの最上
位ビットが“１”のときには非導通となり、クロック信
号ＣＬＫの機能ブロックｂへの出力を禁止する。そし
て、レジスタｒ_lenの最上位ビットが“０”のときには
導通状態となり、クロック信号ＣＬＫを内部クロック信
号ＳＣＬＫとして機能ブロックｂに出力する。これがゲ
ーテッドクロック制御である。

【００２８】次に、上記のように構成されたカウンタａ
１の動作を説明する。

【００２９】ここでは、機能ブロックｂに該当する命令
アドレスの一つを“００００”とする。

【００３０】初期状態において、入力側論理積回路ＡＮ
Ｄinはリセット信号ｒｅｓｅｔの“１”をレジスタｒ_l
enに出力していて、レジスタｒ_lenはリセットされ、そ
の９ビット目には“１”が、８〜１ビット目にはそれぞ
れ“０”が固定的にセットされている。すなわち、レジ
スタｒ_lenの内容は、“１００００００００”となって
いる。９ビット目が“１”であるため、出力側論理積回
路ＡＮＤoutは非導通状態であり、内部クロック信号Ｓ
ＣＬＫは出力されない。

【００３１】機能ブロックｂに割り当てられたアドレス
“００００”が入力側論理積回路ＡＮＤinに入力される
と、リセット信号ｒｅｓｅｔはネゲート（無効）状態と
なり、９ビット目が“０”に設定される。そして、アド
レスと同時に入力される命令トリガによってセレクタｓ
ｅが入力端子「１」側に切り換えられ、命令供給部１か
らの必要サイクル数ＣＮのデータが選択される。セレク
タｓｅで選択された必要サイクル数ＣＮがレジスタｒ_l
enにセットされる。例えば、必要サイクル数ＣＮが「２
５５」の場合、レジスタｒ_lenには“０１１１１１１１
１”がセットされる。この場合に、９ビット目は“０”
である。なお、レジスタｒ_lenのビット幅については、
最大サイクル数に必要なビット幅に１ビットを加えたビ
ット幅が必要である。

【００３２】次のタイミングからは、セレクタｓｅは入
力端子「０」側に切り換えられ、減算器ｓｕｂの出力が
選択される。減算器ｓｕｂはレジスタｒ_lenの値から
“１”を減算し、セレクタｓｅに出力する。減算器ｓｕ
ｂはクロック信号ＣＬＫの立ち上がりごとに減算を行
う。すなわち、最初にレジスタｒ_lenにセットされた必
要サイクル数ＣＮから１クロックごとに“１”を減算し
ていく。

【００３３】例えば、上記の例の場合、０１１１１１１
１１（「２５５」）→０１１１１１１１０（「２５
４」）→………→００００００００１（「１」）→００
０００００００（「０」）のように１クロックごとにデ
クリメントされ、“０００００００００”まで減って、
さらに“１”減算されると、アンダーフローするに至
り、オール“１”の“１１１１１１１１１”となる。

【００３４】レジスタｒ_lenに必要サイクル数ＣＮのデ
ータが最初にセットされてからアンダーフローするまで
は、９ビット目は“０”に保持されるので、出力側論理
積回路ＡＮＤoutは導通状態を保持し、クロック供給源
２から入力されてくるクロック信号ＣＬＫを内部クロッ
ク信号ＳＣＬＫとして機能ブロックｂに供給する。

【００３５】レジスタｒ_lenが必要サイクル数ＣＮのカ
ウントを終えてアンダーフローとなると、前記のオール
“１”に伴い、９ビット目が“１”に反転される。その
結果、出力側論理積回路ＡＮＤoutは非導通となり、内
部クロック信号ＳＣＬＫの供給が停止される。すなわ
ち、供給された命令実行に必要な必要サイクル数ＣＮを
カウントし終わると同時に機能ブロックｂへ供給される
内部クロック信号ＳＣＬＫは０固定となるため、機能ブ
ロックｂへのクロック供給が停止される。

【００３６】以上、本発明の実施の形態１の構成によれ
ば、入力命令ごとに必要サイクル数ＣＮを変更するよう
にしたので、自由度が高く、突き放し制御可能なゲーテ
ッドクロックを実現できる。

【００３７】なお、出力側論理積回路ＡＮＤoutからの
内部クロック信号ＳＣＬＫを複数の機能ブロックに共通
に供給するようにしてもよい。すなわち、カウンタａ１
を複数の機能ブロックごとにまとめて設けることで、回
路規模増加を抑える。併せて、突き放し制御に基づい
て、不要回路周辺の動作を停止させることができる。

【００３８】（実施の形態２）ところで、上記実施の形
態１の構成では、全ての命令コードに必要サイクル数Ｃ
Ｎを記述する必要がある。その結果として、ビット幅が
増大し、回路規模やメモリサイズが増加し、チップ面積
が増大する可能性がある。そこで、本実施の形態２は、
このような不都合をも解消するものである。

【００３９】図４は本発明の実施の形態２のクロック供
給制御装置の構成を示すブロック図である。

【００４０】このクロック供給制御装置は、命令供給部
１、クロック供給源２、命令格納メモリ３、サイクル数
抽出部４、命令サイクル参照テーブル５、カウンタａ
１、機能ブロックｂにより構成されている。サイクル数
抽出部４は、命令供給部１がプリフェッチした命令コー
ドのうちの上位４ビットの命令アドレスを受け取り、受
け取った命令アドレスに基づいて命令サイクル参照テー
ブル５をアクセスし、命令サイクル参照テーブル５から
該当の必要サイクル数ＣＮのデータを抽出し、命令供給
部１に与える。

【００４１】命令サイクル参照テーブル５の詳細を図５
に示す。命令サイクル参照テーブル５はＲＯＭ、ＲＡＭ
等のメモリであり、メモリ内の任意のアドレスには、任
意の命令コードを当てはめ、各命令コードに対応した必
要サイクル数ＣＮが格納されている。本実施例では、命
令サイクル参照テーブル５をアドレス４bit、データ８b
itのメモリとし、そのうちアドレス部分を命令アドレ
ス、データ部分を必要サイクル数ＣＮに当てはめてい
る。

【００４２】ここでは、各機能ブロックがデコードする
命令コードのうち、機能ブロック判別部分を命令アドレ
スと呼ぶ。命令格納メモリ３よりプリフェッチした命令
コードのうち、上位４bitを命令サイクル参照テーブル
５の入力アドレスとし、対応するデータを必要サイクル
数ＣＮとしてカウンタａ１に供給する。

【００４３】ここでは機能ブロックｂに該当する命令ア
ドレスの一つを“００００”とする。必要サイクル数Ｃ
Ｎをセットされたカウンタａ１は、命令供給部１より命
令コードが機能ブロックｂに供給されると同時に動き出
し、クロック供給源２より入力したクロック信号ＣＬＫ
を機能ブロックｂに対して内部クロック信号ＳＣＬＫと
して供給開始する。

【００４４】命令格納メモリ３から命令アドレス“００
００”を含む命令コードが命令供給部１に供給される
と、サイクル数抽出部４は命令アドレス“００００”に
基づいて命令サイクル参照テーブル５をアクセスし、該
当する必要サイクル数ＣＮのデータである“１００００
０００”を読み出し、命令供給部１に与える。また、命
令アドレスが例えば“０００１”のときは必要サイクル
数ＣＮのデータ“１１００００００”を読み出す。

【００４５】その他の動作については、実施の形態1と
同様であり、カウンタａ１が必要サイクル数ＣＮをカウ
ントし終わると同時に機能ブロックｂへのクロック供給
を停止する。

【００４６】以上、本実施の形態によれば、命令サイク
ル参照テーブル５を設けてあるので、入力命令に必要サ
イクル数ＣＮを記述することなく、命令ごとの必要サイ
クル数ＣＮの設定を行うことができる。これにより、ビ
ット幅を減らすことができる。具体的には、実施の形態
１の場合には、必要サイクル数ＣＮの指定のために命令
格納メモリ３において８ビット必要であったのに対し
て、本実施の形態では４ビットですむ。ビット数削減に
より、回路規模やメモリサイズを低減し、チップ面積を
減少させることが可能となる。

【００４７】（実施の形態３）ところで、上記の実施の
形態１または実施の形態２の構成では、動作に内部バス
の使用権が関係する場合、機能ブロックが一旦起動した
後の他の機能ブロックの割り込みなどで内部バス使用権
が他の機能ブロックに移ったときは、再度使用権を得る
ときまでのカウント動作が齟齬をきたすことになり、初
期にセットした必要サイクル数ＣＮのカウント動作では
機能ブロックの動作が適正に実行されなくなってしまう
という問題がある。すなわち、使用権がない期間もカウ
ント動作が継続すると、最終的に必要なクロック数が不
足することになる。そこで、本実施の形態３は、このよ
うな不都合をも解消するものである。

【００４８】図６は本発明の実施の形態３のクロック供
給制御装置の構成を示すブロック図である。

【００４９】このクロック供給制御装置は、命令供給部
１、クロック供給源２、命令格納メモリ３、サイクル数
抽出部４、命令サイクル参照テーブル５、内部バス６、
カウンタａ２、機能ブロックｂ、機能ブロックｉｆ、機
能ブロックｚ、外部メモリＭにより構成されている。

【００５０】図６中の機能ブロックｉｆはバスインター
フェースであり、機能ブロックｉｆに関してはゲーテッ
ドクロックの対象外とする。機能ブロックｂ、機能ブロ
ックｚは内部バス６を用いて外部メモリＭにアクセスす
るものとする。

【００５１】機能ブロックｉｆは、バス使用権を取得す
れば、バスイネーブル信号ＢＵＳenがアサート（有効。
本実施例では“１”）状態となる。

【００５２】図６中のカウンタａ２の構成例を図７に示
す。

【００５３】このカウンタａ２は、実施の形態１（図
３）に比べて、セレクタが１つ加えられている。第１の
セレクタｓｅ１は図３のセレクタｓｅと同様のものであ
り、命令トリガによって必要サイクル数ＣＮのデータを
選択する状態とそうでない状態とを切り換えるようにな
っている。第２のセレクタｓｅ２は、減算器ｓｕｂと第
１のセレクタｓｅ１との間に挿入され、バスイネーブル
信号ＢＵＳenの状態変化に応じて、減算器ｓｕｂの出力
を選択する状態とレジスタｒ_lenの出力を選択する状態
とを切り換えるようになっている。その他の構成につい
ては、実施の形態１と同様であるので同一部分に同一符
号を付すにとどめ、説明を省略する。

【００５４】次に、上記のように構成されたカウンタａ
２の動作を説明する。

【００５５】ここでは、機能ブロックｂに該当する命令
アドレスの一つを“００００”とする。

【００５６】初期状態は、実施の形態１の場合と同様で
ある。すなわち、入力側論理積回路ＡＮＤinからのリセ
ット信号ｒｅｓｅｔによりレジスタｒ_lenはリセットさ
れ、その９ビット目には“１”が固定的にセットされ、
出力側論理積回路ＡＮＤoutは非導通で、内部クロック
信号ＳＣＬＫは出力されない。

【００５７】入力側論理積回路ＡＮＤinにアドレス“０
０００”が入力され、リセット信号ｒｅｓｅｔがネゲー
ト状態となると、９ビット目が“０”に設定されるとと
もに、同時に入力される命令トリガによって第１のセレ
クタｓｅ１が入力端子「１」側に切り換えられ、命令供
給部１からの必要サイクル数ＣＮのデータが選択され
る。第１のセレクタｓｅ１で選択された必要サイクル数
ＣＮがレジスタｒ_lenにセットされる。

【００５８】しかし、この状態で、機能ブロックｂが内
部バス６に対するバス使用権を取得していなければ、バ
スイネーブル信号ＢＵＳenがネゲート“０”の状態であ
り、第２のセレクタｓｅ２は入力端子「０」がセレクト
され、レジスタｒ_lenの内容である必要サイクル数ＣＮ
に対する引き算は行われない。すなわち、バス使用権を
取得してバスイネーブル信号ＢＵＳenがアサート状態に
なるまで、レジスタｒ_lenの値は同一に保持される。

【００５９】次に、機能ブロックｂが内部バス６のバス
使用権を取得し、バスイネーブル信号ＢＵＳenがアサー
ト状態になると、第２のセレクタｓｅ２が入力端子
「１」側に切り換えられ、減算器ｓｕｂが選択される。
これにより、レジスタｒ_lenの内容である必要サイクル
数ＣＮに対する１クロックごとの引き算が行われ、レジ
スタｒ_lenがアンダーフローするまで、出力側論理積回
路ＡＮＤoutを導通状態に保持し、内部クロック信号Ｓ
ＣＬＫを機能ブロックｂに対して供給する。

【００６０】途中で機能ブロックｂがバス使用権を失う
と、第２のセレクタｓｅ２が入力端子「０」側に切り換
えられ、レジスタｒ_lenにおけるカウント動作が実質的
に停止され、必要サイクル数ＣＮに対する引き算の処理
が中断され、必要サイクル数ＣＮは同じ値を保持する。
再度、バス使用権を取得すると、必要サイクル数ＣＮの
引き算を再開する。

【００６１】以上のようにして、レジスタｒ_lenがアン
ダーフローし、９bit目が“０”から“１”に反転する
と、すなわち、供給された命令実行に必要な必要サイク
ル数ＣＮをカウントし終わると、出力側論理積回路ＡＮ
Ｄoutが非導通となり、内部クロック信号ＳＣＬＫは０
固定となるため、機能ブロックｂへのクロック供給が停
止される。

【００６２】以上、本実施の形態によれば、半導体集積
回路装置内に複数の機能ブロックが使用する内部バスが
存在する場合に、該当アドレスに相当する機能ブロック
が内部バスの使用権を取得している期間に限定してカウ
ント動作を行うので、所要の動作が終了する時刻まで内
部クロック信号ＳＣＬＫを供給することができる。

【００６３】（実施の形態４）次に、本発明の実施の形
態４のクロック供給制御装置を説明する。図８は実施の
形態４のクロック供給制御装置の構成を示すブロック図
である。

【００６４】このクロック供給制御装置は、命令供給部
１、クロック供給源２、命令格納メモリ３、サイクル数
抽出部４、命令サイクル参照テーブル５、カウンタａ
３、機能ブロックｂ、機能ブロックｃ、カウンタｄ３、
機能ブロックｅ、機能ブロックｆにより構成されてい
る。

【００６５】カウンタａ３は、２つの機能ブロックｂ，
ｃに対する内部クロック信号sclkＢ，sclkＣの供給の制
御を行い、カウンタｄ３は、２つの機能ブロックｅ，ｆ
に対する内部クロック信号sclkＥ，sclkＦの供給の制御
を行う。

【００６６】機能ブロックｂと機能ブロックｃとは、同
時に動作しないことがあらかじめ認知されている複数の
機能ブロックの代表例である。

【００６７】機能ブロックｅと機能ブロックｆとは、個
別に動作するモードと同時に動作するモードとがあるこ
とがあらかじめ認知されている複数の機能ブロックの代
表例である。

【００６８】図９はカウンタａ３の具体的構成を示すブ
ロック図である。レジスタｒ_len01のリセット端子に論
理和回路ＯＲ１の出力端子が接続され、論理和回路ＯＲ
１の２入力に論理積動作をする第１および第２のゲート
Ｇ１，Ｇ２が接続されている。機能ブロックを指定する
ためのアドレスが第１のゲートＧ１と第２のゲートＧ２
に共通に入力されている。なお、レジスタｒ_len01のビ
ット幅については、最大サイクル数に必要なビット幅に
１ビットを加えたビット幅が必要である。

【００６９】第１のゲートＧ１は機能ブロックｂに対応
している。機能ブロックｂに該当する命令アドレスの一
つが“００００”であることが第１のゲートＧ１の４つ
の入力の態様を規定している。（すべて反転して入力す
る）。

【００７０】図８にも図９にも示すように、第１のゲー
トＧ１の出力信号selＢは論理和回路ＯＲ１と論理積回
路ＡＮＤ１に入力されている。出力側論理積回路ＡＮＤ
out1からの出力信号sclk1と第１のゲートＧ１の出力信
号selＢが論理積回路ＡＮＤ１においてともにアクティ
ブになるとき、論理積回路ＡＮＤ１は機能ブロックｂに
対して内部クロック信号sclkＢを出力するようになって
いる。

【００７１】第２のゲートＧ２は機能ブロックｃに対応
している。機能ブロックｃに該当する命令アドレスの一
つが“０００１”であることが第２のゲートＧ２の４つ
の入力の態様を規定している。（１つを除き３つが反転
して入力する）。

【００７２】第２のゲートＧ２の出力信号selＣは論理
和回路ＯＲ１と論理積回路ＡＮＤ２に入力されている。
出力側論理積回路ＡＮＤout1からの出力信号sclk1と第
２のゲートＧ２の出力信号selＣが論理積回路ＡＮＤ２
においてともにアクティブになるとき、論理積回路ＡＮ
Ｄ２は機能ブロックｃに対して内部クロック信号sclkＣ
を出力するようになっている。

【００７３】図１０はカウンタｄ３の具体的構成を示す
ブロック図である。レジスタｒ_len02のリセット端子に
論理和回路ＯＲ２の出力端子が接続され、論理和回路Ｏ
Ｒ２の３入力に論理積動作をする第３、第４および第５
のゲートＧ３，Ｇ４，Ｇ５が接続されている。機能ブロ
ックを指定するためのアドレスが第３、第４および第５
のゲートＧ３，Ｇ４，Ｇ５に共通に入力されている。な
お、レジスタｒ_len02のビット幅については、最大サイ
クル数に必要なビット幅に１ビットを加えたビット幅が
必要である。

【００７４】第３のゲートＧ３は機能ブロックｅに対応
している。機能ブロックｅに該当する命令アドレスの一
つが“００１０”であることが第３のゲートＧ３の４つ
の入力の態様を規定している（３つが反転して入力す
る）。

【００７５】第３のゲートＧ３の出力信号は第２の論理
和回路ＯＲ２と第３の論理和回路ＯＲ３に入力されてい
る。第３の論理和回路ＯＲ３の出力信号selＥは第３の
論理積回路ＡＮＤ３に入力されている。出力側論理積回
路ＡＮＤout2からの出力信号sclk２と第３の論理和回路
ＯＲ３の出力信号selＥが第３の論理積回路ＡＮＤ３に
おいてともにアクティブになるとき、論理積回路ＡＮＤ
３は機能ブロックｅに対して内部クロック信号sclkＥを
出力するようになっている。

【００７６】第４のゲートＧ４は機能ブロックｆに対応
している。機能ブロックｆに該当する命令アドレスの一
つが“００１１”であることが第４のゲートＧ４の４つ
の入力の態様を規定している。（２つが反転して入力す
る）。

【００７７】第４のゲートＧ４の出力信号は第２の論理
和回路ＯＲ２と第４の論理和回路ＯＲ４に入力されてい
る。第４の論理和回路ＯＲ４の出力信号selＦは第４の
論理積回路ＡＮＤ４に入力されている。出力側論理積回
路ＡＮＤout2からの出力信号sclk２と第４の論理和回路
ＯＲ４の出力信号selＦが第４の論理積回路ＡＮＤ４に
おいてともにアクティブになるとき、論理積回路ＡＮＤ
４は機能ブロックｆに対して内部クロック信号sclkＦを
出力するようになっている。

【００７８】第５のゲートＧ５は機能ブロックｅおよび
機能ブロックｆの双方に対応している。機能ブロックｅ
および機能ブロックｆの双方に該当する命令アドレスの
一つが“１１１１”であることが第５のゲートＧ５の４
つの入力の態様を規定している。（いずれも反転な
し）。

【００７９】第５のゲートＧ５の出力信号は第２の論理
和回路ＯＲ２と第３の論理和回路ＯＲ３と第４の論理和
回路ＯＲ４に入力されている。

【００８０】次に、図８および図９を用いてカウンタａ
３の動作を説明する。

【００８１】機能ブロックｂに該当する命令アドレス
“００００”が入力された場合、第１のゲートＧ１の出
力信号selＢが“１”となる。第２のゲートＧ２の出力
信号selＣは“０”のままである。出力信号selＢが
“１”となり、第１の論理和回路ＯＲ１の出力であるリ
セット信号ｒｅｓｅｔがネゲート状態となると、レジス
タｒ_len01の９ビット目が“０”に設定されるととも
に、同時に入力される命令トリガによってセレクタｓｅ
01が入力端子「１」側に切り換えられ、命令供給部１か
らの必要サイクル数ＣＮのデータが選択される。セレク
タｓｅ01で選択された必要サイクル数ＣＮがレジスタｒ
_len01にセットされる。これにより、出力側論理積回路
ＡＮＤout1を導通し、クロック信号ＣＬＫを出力信号sc
lk1として第１および第２の論理積回路ＡＮＤ１，ＡＮ
Ｄ２に供給する。第１の論理積回路ＡＮＤ１には第１の
ゲートＧ１からの出力信号selＢの“１”が入力される
ので、機能ブロックｂに対して内部クロック信号sclkＢ
を供給する。第２の論理積回路ＡＮＤ２には第２のゲー
トＧ２からの出力信号selＣが“０”であるので、内部
クロック信号sclkＣの供給はない。レジスタｒ_len01が
アンダーフローするまで、機能ブロックｂに対してクロ
ック供給が行われる。

【００８２】一方、機能ブロックｃに該当する命令アド
レス“０００１”が入力された場合、第２のゲートＧ２
の出力信号selＣが“１”となる。第１のゲートＧ１の
出力信号selＢは“０”のままである。出力信号selＣが
“１”となり、第１の論理和回路ＯＲ１の出力であるリ
セット信号ｒｅｓｅｔがネゲート状態となると、上記同
様にして、出力側論理積回路ＡＮＤout１を導通し、ク
ロック信号ＣＬＫを出力信号sclk1として第１および第
２の論理積回路ＡＮＤ１，ＡＮＤ２に供給する。第２の
論理積回路ＡＮＤ２には第２のゲートＧ２からの出力信
号selＣの“１”が入力されるので、機能ブロックｃに
対して内部クロック信号sclkＣを供給する。第１の論理
積回路ＡＮＤ１には第１のゲートＧ１からの出力信号se
lＢが“０”であるので、内部クロック信号sclkＢの供
給はない。レジスタｒ_len01がアンダーフローするま
で、機能ブロックｃに対してクロック供給が行われる。

【００８３】以上のように、同時に動作しないことが認
知されている複数の機能ブロックに対して、入力される
命令アドレスごとに機能ブロックｂ、機能ブロックｃを
切り換える機能を備えることで、複数の機能ブロックに
対するゲーテッドクロック制御を１つのカウンタａ３で
兼用することができる。

【００８４】次に、図８および図１０を用いてカウンタ
ｄ３の動作を説明する。

【００８５】機能ブロックｅに該当する命令アドレス
“００１０”が入力された場合、第３のゲートＧ３の出
力信号が“１”となり、第３の論理和回路ＯＲ３の出力
信号selＥが“１”となる。第４のゲートＧ４の出力信
号selＦは“０”のままである。出力信号selＥが“１”
となり、第２の論理和回路ＯＲ２の出力であるリセット
信号ｒｅｓｅｔがネゲート状態となると、レジスタｒ_l
en02の９ビット目が“０”に設定されるとともに、同時
に入力される命令トリガによってセレクタｓｅ02が入力
端子「１」側に切り換えられ、命令供給部１からの必要
サイクル数ＣＮのデータが選択される。セレクタｓｅ02
で選択された必要サイクル数ＣＮがレジスタｒ_len02に
セットされる。これにより、出力側論理積回路ＡＮＤou
t2を導通し、クロック信号ＣＬＫを出力信号sclk２とし
て第３および第４の論理積回路ＡＮＤ３，ＡＮＤ４に供
給する。第３の論理積回路ＡＮＤ３には第３の論理和回
路ＯＲ３からの出力信号selＥの“１”が入力されるの
で、機能ブロックｅに対して内部クロック信号sclkＥを
供給する。第４の論理積回路ＡＮＤ４には第４の論理和
回路ＯＲ４からの出力信号selＦが“０”であるので、
内部クロック信号sclkＦの供給はない。レジスタｒ_len
02がアンダーフローするまで、機能ブロックｅに対して
クロック供給が行われる。

【００８６】一方、機能ブロックｆに該当する命令アド
レス“００１１”が入力された場合、第４のゲートＧ４
の出力信号が“１”となり、第４の論理和回路ＯＲ４の
出力信号selＦが“１”となる。第３のゲートＧ３の出
力信号selＥは“０”のままである。出力信号selＦが
“１”となり、第２の論理和回路ＯＲ２の出力であるリ
セット信号ｒｅｓｅｔがネゲート状態となると、レジス
タｒ_len02の９ビット目が“０”に設定されるととも
に、同時に入力される命令トリガによってセレクタｓｅ
02が入力端子「１」側に切り換えられ、命令供給部１か
らの必要サイクル数ＣＮのデータが選択される。セレク
タｓｅ02で選択された必要サイクル数ＣＮがレジスタｒ
_len02にセットされる。これにより、出力側論理積回路
ＡＮＤout2を導通し、クロック信号ＣＬＫを出力信号sc
lk２として第３および第４の論理積回路ＡＮＤ３，ＡＮ
Ｄ４に供給する。第４の論理積回路ＡＮＤ４には第４の
論理和回路ＯＲ４からの出力信号selＦの“１”が入力
されるので、機能ブロックｆに対して内部クロック信号
sclkＦを供給する。第３の論理積回路ＡＮＤ３には第３
の論理和回路ＯＲ３からの出力信号selＥが“０”であ
るので、内部クロック信号sclkＥの供給はない。レジス
タｒ_len02がアンダーフローするまで、機能ブロックｆ
に対してクロック供給が行われる。

【００８７】また、機能ブロックｅおよび機能ブロック
ｆに共通に該当する命令アドレス“１１１１”が入力さ
れた場合、第５のゲートＧ５の出力信号が“１”とな
り、第３および第４の論理和回路ＯＲ３，ＯＲ４の出力
信号selＥ，selＦがともに“１”となる。また、第２の
論理和回路ＯＲ２の出力であるリセット信号ｒｅｓｅｔ
がネゲート状態となる。以上の結果として、第３の論理
積回路ＡＮＤ３から機能ブロックｅに対して内部クロッ
ク信号sclkＥが供給されると同時に、第４の論理積回路
ＡＮＤ４から機能ブロックｆに対して内部クロック信号
sclkＦが供給される。両機能ブロックｅ，ｆに対するク
ロックの供給は、レジスタｒ_len02がアンダーフローす
るまで行われる。クロック供給の継続時間は、両機能ブ
ロックｅ，ｆに対して同じである。

【００８８】以上のように本実施の形態によれば、同
時、もしくは単独に動作することが認知されている複数
の機能ブロックに対して、入力アドレスごとに機能ブロ
ックｅ、機能ブロックｆを切り換える機構と、機能ブロ
ックｅ、機能ブロックｆの両ブロックに対してクロック
を供給する機構を備えることで、一つのカウンタd３に
て自由度の高いゲーテッドクロック制御を行うことがで
きる。

【００８９】

【発明の効果】以上のように本発明によれば、命令ごと
に最適な必要サイクル数を設定するので、動作期間が固
定化された従来技術に比べて、クロック信号の供給期間
の設定の自由度を拡張することができる（突き放し制御
可）。また、ゲーテッドクロックを行う機能ブロックの
分け方について自由度が高まる。

【００９０】そして、基本的な構成は、カウンタ手段を
設けることと、命令供給手段に必要サイクル数を抽出さ
せカウンタ手段にセットさせる機能をもたせることであ
り、比較的簡単な構成でよく、回路規模の増大を抑制す
ることができる。

【００９１】さらに、カウンタ手段がカウント終了する
と機能ブロックへのクロック供給を停止し、必要以上の
クロック供給は原則行わないので、消費電力を削減する
ことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のクロック供給制御装
置の構成を示すブロック図

【図２】 本発明の実施の形態における命令コードの説
明図

【図３】 本発明の実施の形態１のクロック供給制御装
置におけるカウンタの具体的構成を示す回路図

【図４】 本発明の実施の形態２のクロック供給制御装
置の構成を示すブロック図

【図５】 本発明の実施の形態２のクロック供給制御装
置における命令サイクル参照テーブルの説明図

【図６】 本発明の実施の形態３のクロック供給制御装
置の構成を示すブロック図

【図７】 本発明の実施の形態３のクロック供給制御装
置におけるカウンタの具体的構成を示す回路図

【図８】 本発明の実施の形態４のクロック供給制御装
置の構成を示すブロック図

【図９】 本発明の実施の形態４のクロック供給制御装
置における１つのカウンタの具体的構成を示す回路図

【図１０】 本発明の実施の形態４のクロック供給制御
装置における別のカウンタの具体的構成を示す回路図

【図１１】 ゲーテッドクロック技術に関する従来の構
成を示すブロック図

【符号の説明】

１ 命令供給部 ２ クロック供給源 ３ 命令格納メモリ ４ サイクル数抽出部 ５ 命令サイクル参照テーブル ６ 内部バス ａ１ カウンタ ｂ 機能ブロック ＣＮ 必要サイクル数 ＳＣＬＫ 内部クロック信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B033 BC00 BC06 BC08 5B062 AA01 AA05 HH01 5B079 BA12 BA15 BB01 BC01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プリフェッチした命令を機能ブロックに
   与えるとともに、前記プリフェッチした命令から必要サ
   イクル数のデータを抽出する命令供給手段と、 クロックを入力するとともに前記命令供給手段からの必
   要サイクル数のデータをセットし、セットした必要サイ
   クル数をカウント終了するまで前記入力したクロックを
   内部クロック信号として該当の機能ブロックに供給し、
   カウント終了によってクロック供給を停止するカウンタ
   手段とを備えているクロック供給制御装置。
2. 【請求項２】 さらに、前記命令ごとの必要サイクル数
   が記述された命令サイクル参照テーブルを備え、 前記命令供給手段は、前記プリフェッチした命令をデコ
   ードし、デコード結果に基づいて前記命令サイクル参照
   テーブルを検索して該当の必要サイクル数を抽出するサ
   イクル数抽出手段を備えている請求項１に記載のクロッ
   ク供給制御装置。
3. 【請求項３】 前記機能ブロックは、内部バスの使用権
   を他の機能ブロックに対して排他的に有するものに構成
   され、 前記カウンタ手段は、前記内部バスの使用権を示すバス
   イネーブル信号が有効のときにカウント動作が許容さ
   れ、前記バスイネーブル信号が無効のときはカウント動
   作が禁止されるように構成されている請求項１または請
   求項２に記載のクロック供給制御装置。
4. 【請求項４】 前記カウンタ手段は、複数の機能ブロッ
   クに共用のものに構成され、 前記カウンタ手段が、前記複数の機能ブロックのいずれ
   か１つを選択的に制御する選択手段を備えている請求項
   １から請求項３までのいずれかに記載のクロック供給制
   御装置。
5. 【請求項５】 前記カウンタ手段は、複数の機能ブロッ
   クに共用のものに構成され、 前記カウンタ手段が、前記複数の機能ブロックのいずれ
   か１つを動作させる場合といずれか２つ以上の組み合わ
   せを同時的に動作させる場合とを選択的に制御する選択
   手段を備えている請求項１から請求項３までのいずれか
   に記載のクロック供給制御装置。