JP2525364B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP2525364B2 JP2525364B2 JP11221386A JP11221386A JP2525364B2 JP 2525364 B2 JP2525364 B2 JP 2525364B2 JP 11221386 A JP11221386 A JP 11221386A JP 11221386 A JP11221386 A JP 11221386A JP 2525364 B2 JP2525364 B2 JP 2525364B2
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Description
【発明の詳細な説明】 ＜技術分野＞ 本発明は入力アナログ映像信号をデジタル値に変換処
理する映像信号処理装置に関し、ビデオプリンタ等に好
適な映像信号処理装置に関する。
理する映像信号処理装置に関し、ビデオプリンタ等に好
適な映像信号処理装置に関する。
＜従来技術＞ 従来、入力アナログ映像信号をデジタル値に変換する
変換回路は第２図の如く構成されていた。第２図の回路
においては、基準電圧Vrefが固定のため、入力されたビ
デオ信号は、アナログ・デジタル（A/D）変換回路１に
よつて、Vrefを最大値として、デジタル・データに変換
される。このため、入力がVrefを超えた場合、デジタル
・データは最大値でクリップしてしまい、情報の欠落が
生じていた。一方、基準電圧を大きく設定すると、クリ
ップすることはないが、小信号時に量子化誤差により、
リニアリテイが劣化する。
変換回路は第２図の如く構成されていた。第２図の回路
においては、基準電圧Vrefが固定のため、入力されたビ
デオ信号は、アナログ・デジタル（A/D）変換回路１に
よつて、Vrefを最大値として、デジタル・データに変換
される。このため、入力がVrefを超えた場合、デジタル
・データは最大値でクリップしてしまい、情報の欠落が
生じていた。一方、基準電圧を大きく設定すると、クリ
ップすることはないが、小信号時に量子化誤差により、
リニアリテイが劣化する。
そこで本出願人は特願昭60−50632号において第３図
の様な回路を提案した。第３図においては、入力された
ビデオ信号は入力レベル検出回路32によつて入力レベル
の最大値が検出され、それに応じたVrefがVref発生回路
33より出力される。A/D変換回路31は、入力に応じたVre
fを最大値として、ビデオ信号をデジタルデータに変換
する。これにより、AGC回路を構成することが可能で、
前出のような問題は解消される。
の様な回路を提案した。第３図においては、入力された
ビデオ信号は入力レベル検出回路32によつて入力レベル
の最大値が検出され、それに応じたVrefがVref発生回路
33より出力される。A/D変換回路31は、入力に応じたVre
fを最大値として、ビデオ信号をデジタルデータに変換
する。これにより、AGC回路を構成することが可能で、
前出のような問題は解消される。
しかし、例えば、ビデオプリンタに第３図の回路を使
用する場合、入力レベル検出回路32は入力のピーク値を
検出するため、外部から雑音の混入等があると、その出
力が変化し、このため、プリント中にVrefが変化し、A/
D変換回路31の出力は途中より異つた値となり、プリン
トの明るさが途中より変化した場合画質劣化が生じてい
た。また、プリント開始直前に、入力するビデオ信号を
他の絵柄に変えた場合、入力レベル検出回路32が安定す
る前にプリント動作が開始され、チエーデイング等が引
き起こされる問題があつた。
用する場合、入力レベル検出回路32は入力のピーク値を
検出するため、外部から雑音の混入等があると、その出
力が変化し、このため、プリント中にVrefが変化し、A/
D変換回路31の出力は途中より異つた値となり、プリン
トの明るさが途中より変化した場合画質劣化が生じてい
た。また、プリント開始直前に、入力するビデオ信号を
他の絵柄に変えた場合、入力レベル検出回路32が安定す
る前にプリント動作が開始され、チエーデイング等が引
き起こされる問題があつた。
＜目的＞ 本発明は上述の如き従来技術の欠点に鑑み、A/D変換
中にノイズの影響を受けない様にすることにより安定し
たA/D変換を可能にした映像信号処理装置の提供を目的
としている。
中にノイズの影響を受けない様にすることにより安定し
たA/D変換を可能にした映像信号処理装置の提供を目的
としている。
＜実施例＞ 第１図は本発明の第１の実施例のブロツク図である。
プリント・スタートスイッチ４よりプリント・スター
ト信号が出力されると、リセツトパルス発生回路５から
入力レベル検出回路２に、リセツトパルスが出力され
る。また、検出回路２にはビデオ信号も入力される。そ
して、検出回路２はリセツトパルスから一定の時間だけ
入力アナログ映像信号のピークレベルの検出を行ない、
検出結果をラッチし、入力ピークレベル検出信号をVref
発生回路３に出力する。３はこの信号に相当するVref電
圧をA/D変換回路１に出力する。このとき、１にはビデ
オ信号も入力され、Vref電圧を基準にA/D変換が行なわ
れ、デイジタル・データが出力される。このように、リ
セツト・パルスから一定の時間だけ検出を行ない、ラツ
チするため、プリント中に外部から雑音が混入しても、
プリントの明るさが途中より変化することはない。ま
た、プリント・スタートスイツチ４が押されて、初期
化、検出、ラツチ、Vref設定、という一連の動作が行な
われてからA/D変換及びプリント動作が行われるのでシ
エーデイングが起ることもない。
ト信号が出力されると、リセツトパルス発生回路５から
入力レベル検出回路２に、リセツトパルスが出力され
る。また、検出回路２にはビデオ信号も入力される。そ
して、検出回路２はリセツトパルスから一定の時間だけ
入力アナログ映像信号のピークレベルの検出を行ない、
検出結果をラッチし、入力ピークレベル検出信号をVref
発生回路３に出力する。３はこの信号に相当するVref電
圧をA/D変換回路１に出力する。このとき、１にはビデ
オ信号も入力され、Vref電圧を基準にA/D変換が行なわ
れ、デイジタル・データが出力される。このように、リ
セツト・パルスから一定の時間だけ検出を行ない、ラツ
チするため、プリント中に外部から雑音が混入しても、
プリントの明るさが途中より変化することはない。ま
た、プリント・スタートスイツチ４が押されて、初期
化、検出、ラツチ、Vref設定、という一連の動作が行な
われてからA/D変換及びプリント動作が行われるのでシ
エーデイングが起ることもない。
第４図は第１図の一部の詳細回路図で第１図と同様の
機能を有するものには同じ番号を付した。
機能を有するものには同じ番号を付した。
入力ビデオ信号のピークレベル検出回路２は所定電圧
Vthと比較するコンパレータ７、入力ビデオ信号のフイ
ールドが奇数フイールドか偶数フイールドかを示すフイ
ールド判別信号F,Dを所定数カウントし、リセツトパル
スからその所定数カウントする迄ゲートを開くゲート
６、及びコンパレータ７の出力をラツチするラツチ８か
ら構成されている。
Vthと比較するコンパレータ７、入力ビデオ信号のフイ
ールドが奇数フイールドか偶数フイールドかを示すフイ
ールド判別信号F,Dを所定数カウントし、リセツトパル
スからその所定数カウントする迄ゲートを開くゲート
６、及びコンパレータ７の出力をラツチするラツチ８か
ら構成されている。
第５図にゲート６、コンパレータ７、ラツチ８及びVr
ef発生回路３の更に詳細な実施例を示す。そして第６図
に第５図の各部の信号波形を示す。
ef発生回路３の更に詳細な実施例を示す。そして第６図
に第５図の各部の信号波形を示す。
以下第６図の信号波形を参照して第５図の回路動作を
説明する。
説明する。
プリント・スタートスイツチ（第１図４）が押される
と、リセツトパルス（ａ）が発生する。リセツトパルス
（ａ）はゲート６のフリツプフロツプFF1,FF2及びラツ
チ８のフリツプフロツプFF3をリセツトする。
と、リセツトパルス（ａ）が発生する。リセツトパルス
（ａ）はゲート６のフリツプフロツプFF1,FF2及びラツ
チ８のフリツプフロツプFF3をリセツトする。
従つてこの時点でFF1〜３の出力（ｃ），（ｄ），
（ｆ）は全てハイレベルとなる。ゲート回路６はフイー
ルド判別信号FDの最低２フイールド期間FF2のはハイ
レベルを維持する。
（ｆ）は全てハイレベルとなる。ゲート回路６はフイー
ルド判別信号FDの最低２フイールド期間FF2のはハイ
レベルを維持する。
FF2のがハイレベルの間にコンパレータCOMに基準電
圧Vthよりも高い電圧が入力されると、コンパレータCOM
の出力（ｅ）にパルスが発生し、パルスはFF3のクロツ
ク端子に入力され、FF3のＱ出力はハイレベルに反転す
る。この様子を第６図Ａに示している。FF3のＱ出力が
一度ハイレベルとなると、FF3は次にリセツトパルスが
入力されるまでFF3のＱ出力はハイレベルを維持する。
圧Vthよりも高い電圧が入力されると、コンパレータCOM
の出力（ｅ）にパルスが発生し、パルスはFF3のクロツ
ク端子に入力され、FF3のＱ出力はハイレベルに反転す
る。この様子を第６図Ａに示している。FF3のＱ出力が
一度ハイレベルとなると、FF3は次にリセツトパルスが
入力されるまでFF3のＱ出力はハイレベルを維持する。
この時ダイオードＤはオンし、オペアンプOPで構成さ
れるボルテージフオロワはハイレベルの基準電圧Vrefを
出力する。
れるボルテージフオロワはハイレベルの基準電圧Vrefを
出力する。
一方、FF2の出力がハイレベルの間に基準電圧Vthよ
りも高い電圧が入力されない場合にはFF2の出力はフ
イールド判別信号FDの２度目の立上りでロウレベルに反
転する。従つてその後、入力ビデオ信号に雑音が混入し
てコンパレータCOMからパルスが発生しても、FF3のＱ出
力はロウレベルを維持する。この様子を第３図Ｂに示
す。
りも高い電圧が入力されない場合にはFF2の出力はフ
イールド判別信号FDの２度目の立上りでロウレベルに反
転する。従つてその後、入力ビデオ信号に雑音が混入し
てコンパレータCOMからパルスが発生しても、FF3のＱ出
力はロウレベルを維持する。この様子を第３図Ｂに示
す。
この場合、Vref発生回路３のダイオードはオンせず、
オペアンプOPはローレベルの基準電圧Vrefを出力する。
オペアンプOPはローレベルの基準電圧Vrefを出力する。
尚、第５図において10は、A/D変換されるビデオ信号
のレベル及びゲインを調整する際、開かれるスイツチで
あり、スイツチが開かれた場合にはFF3のＱ出力はロウ
レベルとなり、ロウレベルの基準電圧Vrefが選択され
る。こうしてVrefを一定にしておいてA/D変換器の出力
デジタル値に合わせて入力ビデオ信号のレベル及びゲイ
ンが調整される。
のレベル及びゲインを調整する際、開かれるスイツチで
あり、スイツチが開かれた場合にはFF3のＱ出力はロウ
レベルとなり、ロウレベルの基準電圧Vrefが選択され
る。こうしてVrefを一定にしておいてA/D変換器の出力
デジタル値に合わせて入力ビデオ信号のレベル及びゲイ
ンが調整される。
又、12はリセツトパルスからの経過時間を計時するタ
イマで、３フイールド期間計時後、A/D変換器１がA/D変
換開始するのを許可する信号を出力する。A/D変換許可
信号は不図示のコントローラに入力され、ビデオ信号の
A/D変換及びプリントを許可する。ここで３フイールド
期間計時するのは、Vrefの設定に要する時間が最大３フ
イールド期間の為である。
イマで、３フイールド期間計時後、A/D変換器１がA/D変
換開始するのを許可する信号を出力する。A/D変換許可
信号は不図示のコントローラに入力され、ビデオ信号の
A/D変換及びプリントを許可する。ここで３フイールド
期間計時するのは、Vrefの設定に要する時間が最大３フ
イールド期間の為である。
次に本発明の第２の実施例について説明する。
第７図は本発明の第２実施例のブロツク図である。第
７図において第１図と同様の機能を有するものには同じ
番号を付した。
７図において第１図と同様の機能を有するものには同じ
番号を付した。
プリントスタートスイツチ４よりプリントスタート信
号が出力されると、リセツトパルス発生回路５から入力
ビデオ信号のピークレベル検出回路42及びVref発生回路
43に、リセツトパルスが出力される。検出回路42はリセ
ツトパルスから一定の時間だけ入力レベルの検出が可能
となる。Vref発生回路43はリセツトパルスによつて初期
化され、Vrefを検出回路42に出力する。検出回路42はVr
ef1とビデオ信号を比較し、入力レベル検出信号をVref
発生回路43に出力する。発生回路43はそれに従いVref1
を続けて出力するか、Vref2に変えて出力するかを選択
する。Vref2を出力した場合、さらに検出が行なわれ
る。検出回路42はVref2とビデオ信号を比較し、入力レ
ベル検出信号43に出力する。発生回路43はそれに従い、
Vref2を続けて出力するか、Vref3に変えて出力するかを
選択する。このようにして、任意に設定したVref1〜Vre
f nというｎ段階のVrefを、入力信号の振巾に応じて設
定することができる。また、検出回路42はリセツトパル
スから一定の時間だけ検出を行ない、検出結果をラツチ
するため、Vref1〜Vref nから入力に応じて設定したVre
fは変化せず、設定されたVrefが、A/D変換器１に安定し
て出力される。A/D変換器１は入力されたビデオ信号を
設定されたVref電圧を基準にA/D変換し、デジタル・デ
ータを得る。なお、リセツトパルスから一定の時間だけ
検出を行なうが、ｎ段階のVrefを設定したとき、この時
間は、ｎ−１回の検出サイクル実行時間と等しいか、長
くなければならない。例えば１フレームで１段階の検出
を行なうとすると、検出実行時間はｎ−１フレームと等
しいか、長い。
号が出力されると、リセツトパルス発生回路５から入力
ビデオ信号のピークレベル検出回路42及びVref発生回路
43に、リセツトパルスが出力される。検出回路42はリセ
ツトパルスから一定の時間だけ入力レベルの検出が可能
となる。Vref発生回路43はリセツトパルスによつて初期
化され、Vrefを検出回路42に出力する。検出回路42はVr
ef1とビデオ信号を比較し、入力レベル検出信号をVref
発生回路43に出力する。発生回路43はそれに従いVref1
を続けて出力するか、Vref2に変えて出力するかを選択
する。Vref2を出力した場合、さらに検出が行なわれ
る。検出回路42はVref2とビデオ信号を比較し、入力レ
ベル検出信号43に出力する。発生回路43はそれに従い、
Vref2を続けて出力するか、Vref3に変えて出力するかを
選択する。このようにして、任意に設定したVref1〜Vre
f nというｎ段階のVrefを、入力信号の振巾に応じて設
定することができる。また、検出回路42はリセツトパル
スから一定の時間だけ検出を行ない、検出結果をラツチ
するため、Vref1〜Vref nから入力に応じて設定したVre
fは変化せず、設定されたVrefが、A/D変換器１に安定し
て出力される。A/D変換器１は入力されたビデオ信号を
設定されたVref電圧を基準にA/D変換し、デジタル・デ
ータを得る。なお、リセツトパルスから一定の時間だけ
検出を行なうが、ｎ段階のVrefを設定したとき、この時
間は、ｎ−１回の検出サイクル実行時間と等しいか、長
くなければならない。例えば１フレームで１段階の検出
を行なうとすると、検出実行時間はｎ−１フレームと等
しいか、長い。
第７図の一部の更に詳細なブロツク図を第８図に示
す。第８図において第７図と同様の機能を有するものに
は同一番号を付した。
す。第８図において第７図と同様の機能を有するものに
は同一番号を付した。
第８図において、入力ビデオ信号のピークを検出する
レベル検出回路42は、リセツトパルス発生後所定時間信
号を発生するゲート回路86、Vref発生回路43の出力と入
力ビデオ信号とを比較するコンパレータ87、コンパレー
タの出力をラツチするラツチ88、ラツチ88のラツチ回数
を計数するカウンタ89より構成される。
レベル検出回路42は、リセツトパルス発生後所定時間信
号を発生するゲート回路86、Vref発生回路43の出力と入
力ビデオ信号とを比較するコンパレータ87、コンパレー
タの出力をラツチするラツチ88、ラツチ88のラツチ回数
を計数するカウンタ89より構成される。
第９図に第８図の実際の回路図、第10図に第９図の各
部の信号波形を示す。以下第10図の信号波形を参照して
第９図の動作を説明する。
部の信号波形を示す。以下第10図の信号波形を参照して
第９図の動作を説明する。
リセツトパルス（ａ）が発生するとFF11〜14、FF16〜
18がリセツトされ、各フリツプフロツプの出力は全て
ロウレベルとなる。このとき、Vref発生回路43のトラン
ジスタTr1,2,3は全てオンし、コンパレータCOM′の参照
電圧（ｅ）は、抵抗R1,R2の分圧比で決まる最小電圧Cre
f1に設定される。
18がリセツトされ、各フリツプフロツプの出力は全て
ロウレベルとなる。このとき、Vref発生回路43のトラン
ジスタTr1,2,3は全てオンし、コンパレータCOM′の参照
電圧（ｅ）は、抵抗R1,R2の分圧比で決まる最小電圧Cre
f1に設定される。
そして入力ビデオ信号の各フレーム毎に発生する垂直
同期信号VD（ｂ）はラツチ88を構成するFF15をリセツト
する。又、FF15は、FF14の出力、即ちゲート信号
（ｃ）の期間中、コンパレータCOM′の出力パレスを受
けつける。
同期信号VD（ｂ）はラツチ88を構成するFF15をリセツト
する。又、FF15は、FF14の出力、即ちゲート信号
（ｃ）の期間中、コンパレータCOM′の出力パレスを受
けつける。
１フレーム期間内にコンパレータCOM′の参照電圧Cre
f1以上のビデオ入力があると、FF15のＱ出力はハイレベ
ルとなり、FF16の出力をロウレベルとする。従つてト
ランジスタTr1はオンし、コンパレータの参照電圧Cref
は抵抗R2,R3とR1の分圧比で決まる電圧Cref2に上がる。
そして次のフレーム期間内にCref2以上のビデオ入力レ
ベルが存在する場合には、FF17の出力がロウレベルに
変化し、トランジスタTr2がオフする。トランジスタTr1
はオフ状態を維持しているので、Cref出力は抵抗R2＋R3
＋R4とR1の分圧比で決まる電圧Cref3に設定される。ビ
デオ入力のピークレベルがCref3以上の場合には更にTr3
がオフし、Cref4に設定される。
f1以上のビデオ入力があると、FF15のＱ出力はハイレベ
ルとなり、FF16の出力をロウレベルとする。従つてト
ランジスタTr1はオンし、コンパレータの参照電圧Cref
は抵抗R2,R3とR1の分圧比で決まる電圧Cref2に上がる。
そして次のフレーム期間内にCref2以上のビデオ入力レ
ベルが存在する場合には、FF17の出力がロウレベルに
変化し、トランジスタTr2がオフする。トランジスタTr1
はオフ状態を維持しているので、Cref出力は抵抗R2＋R3
＋R4とR1の分圧比で決まる電圧Cref3に設定される。ビ
デオ入力のピークレベルがCref3以上の場合には更にTr3
がオフし、Cref4に設定される。
このように４フレーム期間内でCref1〜４の４レベル
に設定し得る。Cref1〜４の出力はオペアンプOP′と周
辺の抵抗で構成される増幅器により、基準電圧Vref1〜
４に増幅され、A/D変換器１へ出力される。
に設定し得る。Cref1〜４の出力はオペアンプOP′と周
辺の抵抗で構成される増幅器により、基準電圧Vref1〜
４に増幅され、A/D変換器１へ出力される。
尚、FF14のＱ出力がハイレベルになると、即ち検出期
間が経過すると、A/D変換許可信号が不図示のコントロ
ーラへ出力される。又、第９図の回路にも第５図のスイ
ツチ10を設けることも可能である。
間が経過すると、A/D変換許可信号が不図示のコントロ
ーラへ出力される。又、第９図の回路にも第５図のスイ
ツチ10を設けることも可能である。
以上の如く、プリントの明るさが途中より変化した
り、シエーデイングが引き起される等のプリント画質の
著しい劣化を防ぐことが可能となる。また、入力信号の
大小にかかわらず、最適な出力を得られるため、大入力
時の信号欠落、小入力時のリニアリテイ劣化を防ぐこと
が可能となり、プリント画質の向上が可能となる。
り、シエーデイングが引き起される等のプリント画質の
著しい劣化を防ぐことが可能となる。また、入力信号の
大小にかかわらず、最適な出力を得られるため、大入力
時の信号欠落、小入力時のリニアリテイ劣化を防ぐこと
が可能となり、プリント画質の向上が可能となる。
尚、本実施例においては得られたデジタルデータをプ
リンタに使用する場合について説明したが、電送用に用
いても、或はメモリへの記憶用に用いても勿論構わな
い。
リンタに使用する場合について説明したが、電送用に用
いても、或はメモリへの記憶用に用いても勿論構わな
い。
＜効果＞ 以上の如く、本発明によれば、入力アナログ映像信号
の振幅範囲にかかわらず、最適なA/D変換が可能となる
と共に、雑音に対する影響を受けず、又入力レベルの変
動に対しても信号値の劣化が少ないA/D変換が可能とな
る。
の振幅範囲にかかわらず、最適なA/D変換が可能となる
と共に、雑音に対する影響を受けず、又入力レベルの変
動に対しても信号値の劣化が少ないA/D変換が可能とな
る。
第１図は本発明の第１の実施例のブロツク図、第２図
は従来例のブロツク図、第３図は本出願人が先に提案し
た処理ブロツク図、第４図、第５図、第６図は第１実施
例の１形態のそれぞれブロツク図、詳細回路図、及び信
号波形図、第７図は第２実施例のブロツク図、第８図、
第９図、第10図は第２実施例の１形態のそれぞれブロツ
ク図、詳細回路図、及び信号波形図である。 図において１はA/D変換回路、2,32,42は入力レベル検
出回路、3,33,43はVref発生回路、４はプリント・スタ
ートスイツチ、５はリセツトパルス発生器を夫々示す。
は従来例のブロツク図、第３図は本出願人が先に提案し
た処理ブロツク図、第４図、第５図、第６図は第１実施
例の１形態のそれぞれブロツク図、詳細回路図、及び信
号波形図、第７図は第２実施例のブロツク図、第８図、
第９図、第10図は第２実施例の１形態のそれぞれブロツ
ク図、詳細回路図、及び信号波形図である。 図において１はA/D変換回路、2,32,42は入力レベル検
出回路、3,33,43はVref発生回路、４はプリント・スタ
ートスイツチ、５はリセツトパルス発生器を夫々示す。
Claims (1)
- 【請求項１】互いに異なる複数種の基準電圧を有し、前
記複数種の基準電圧の夫々と一画面分毎に順次入力され
るアナログ映像信号の電圧レベルとを１画面期間毎に順
次比較し、比較結果に応じた基準電圧を示す基準電圧信
号を発生する基準電圧信号発生回路と、 前記基準電圧信号発生回路より発生される基準電圧信号
に応じて前記アナログ映像信号をデジタル映像信号に変
換するアナログ／デジタル変換回路と、 前記基準電圧信号発生回路の動作が開始してから少な
くとも２画面期間後に前記アナログ／デジタル変換回路
を動作させる様に前記アナログ／デジタル変換回路の動
作を制御するための動作制御回路とを有することを特徴
とする映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11221386A JP2525364B2 (ja) | 1986-05-15 | 1986-05-15 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11221386A JP2525364B2 (ja) | 1986-05-15 | 1986-05-15 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62268280A JPS62268280A (ja) | 1987-11-20 |
| JP2525364B2 true JP2525364B2 (ja) | 1996-08-21 |
Family
ID=14581083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11221386A Expired - Fee Related JP2525364B2 (ja) | 1986-05-15 | 1986-05-15 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525364B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889244A (ja) * | 1981-11-25 | 1983-05-27 | 富士写真フイルム株式会社 | 放射線画像情報読取方法 |
| JPS60247378A (ja) * | 1984-05-22 | 1985-12-07 | Casio Comput Co Ltd | 映像信号ａ／ｄ変換回路 |
-
1986
- 1986-05-15 JP JP11221386A patent/JP2525364B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62268280A (ja) | 1987-11-20 |
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