JPS62268280A

JPS62268280A - 映像信号処理装置

Info

Publication number: JPS62268280A
Application number: JP61112213A
Authority: JP
Inventors: Yoichi Yamagishi; 洋一山岸; Makoto Takayama; 眞高山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1986-05-15
Filing date: 1986-05-15
Publication date: 1987-11-20
Anticipated expiration: 2011-08-21
Also published as: JP2525364B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】く技術分野〉本発明は入力アナログ映像信号をデジタル値に変換処理
する映像信号処理装置に関し、ビデオプリンタ等に好適
な映像信号処理装置に関する。

〈従来技術〉従来、入力アナログ映像信号をデジタル値に変換する変
換回路は第２図の如く構成されてい友。第２図の回路に
おいては、基準電圧Ｖｒｅｆが固定のため、入力された
ビデオ信号は、アナログ・デジタル（Ａカ）変換回路１
によって、Ｖｒｅｆを最大値として、デジタル・データ
に変換される。

このため、入力がＶｒθｆｔ−超えた場合、デジタル・
データは最大値でクリップしてしまい、情報の欠落が生
じていた。一方、基準電圧を大きく設定すると、クリッ
プすることはないが、小信号時に量子化誤差により、リ
ニアリティが劣化する。

そこで本出願人は％願昭６０−５０６３２号において第
３図の様な回路を提案した。第３図においては、入力さ
れたビデオ信号は入力レベル検出回路３２によって入力
レベルの最大値が検出され、それに応じたＶｒｅｆがＶ
ｒｅｆ発生回路３３よ）出力される。ムρ変換回路３１
は、人力に応じたＶｒｅｆ　ｆ：Ｍ大値として、ビデオ
信号をデジタルデータに変換する。これにょ夛、ＡＧＯ
回路を構成することが可能で、前出のような問題は解消
される。

しかし、例えば、ビデオプリンタに第３図の回路を使用
する場合、入力レベル検出回路３２は入力のピーク値を
検出するため、外部から雑音の混入等があると、その出
力が変化し、このため、プリント中にＶｒｅｆが変化し
、Ａ、’Ｉ）変換回路６１の出力は途中よシ異った値と
なシ、プリントの明るさが途中より変化した場合画質劣
化が生じていた。また、プリント開始直前に、入力する
ビデオ信号を他の絵柄に変えた場合、入力レベル検出回
路３２が安定する前にプリント動作が開始され、シェー
ディング等が引き起こされる問題があった。

〈目的〉本発明は上述の如き従来技術の欠点に鑑み、Ａ／ｌ［）
　ｆｆｉ換中にノイズの影響を受けない様にすることに
より安定したＡゆ変換を可能にした映像信号処理装置の
提供を目的としている。

〈実施例〉 ■ 第１図は本発明の第１実施例のブロック図である。

プリント・スタートスイッチ４よりプリント・スタート
信号が出力されると、リセットパルス発生回路５から入
力レベル検出回路２に、リセットパルスが出力される。

また、検出回路２にはビデオ信号も入力される。そして
、検出回路２はリセットパルスから一定の時間だけ入力
アナログ映像信号のピークレベルの検出を行ない、検出
結果をラッチし、入力ビークレベル検出信号をＶｒｅｆ
発生回路３に出力する。３はこの信号に相当するＶｒｅ
ｆ電圧をψ変換回路１に出力する。

このとき、１にはビデオ信号も入力され、Ｖｒｅｆ電圧
を基準にい変換が行なわれ、ディジタル・データが出力
される。このように、リセット・パルスから一定の時間
だけ検出を行ない、ラッチするため、プリント中に外部
から雑音が混入しても、プリントの明るさが途中よ９変
化することはない。また、プリント・スタートスイッチ
４が押されて、初期化、検出、ラッチ、Ｖｒｅｆ設定、
という一連の動作が行なわれてからψ変換及びプリント
動作が行われるのでシェーディングが起ることもない。

ｍ４図は第１図の一部の詳細回路図で第１図と同様の機
能を有するものには同じ番号を付した。

入力ビデオ信号のピークレベル検出回路２は所定電圧ｖ
ｔｈと比較するコンパレータ７、入力ビデオ信号のフィ
ールドが奇数フィールドか偶数フィールドかを示すフィ
ールド判別信号Ｆ、Ｄを所定数カウントし、リセットパ
ルスかラソの所定数カウントする迄ゲートを開くゲート
６、及ヒコンハレータ７の出力をラッチするラッチ８か
ら構成されている。

１ｉｌＫ５図にゲート６、コンパレータ７、ラッチ８及
びＶｒθｆ発生回路３の更に鮮細な実施例を示す。そし
て第６図に第５図の各部の信号波形を示す。

以下第６図の信号波形を参照して第５図の回路動作を説
明する。

プリント・スタートスイッチ（第１図４）が押されると
、リセットパルス（ａ）が発生する。リセットパルス（
ａ）はゲート６の７リツプ７０ツブＦＦ１　、ＦＦ２及
びラッチ８の７リツプフロツプＦＦ３をリセットする。

従ってこの時点でＦＰｌ−５のＱ出力（ｃ）　＋　（ａ
）　＋　ｔｆ）は全てハイレベルとなる。ゲート回路６
はフィールド判別信号ＦＤの最低２フイ一ルド期間ＦＦ
２のｑはハイレベルを維持する。

ＦＦ２のＱがハイレベルの間にコンパレータＯＯＭに基
準電圧ｖｔｈよ）も高い電圧が入力されると、コンパレ
ータＯＯＭの出力（θ）Ｋパルスが発生し、パルスはｐ
’ｐ５のクロック端子に入力され、　ＦＦ３のＱ出力は
ハイレベルに反転する。この様子を第６図ムに示してい
る。ｌＰＰ５のＱ出力が一部ハイレベルとなると、？Ｆ
４１１は次にリセットパルスが入力されるまでＦＦ５の
ｑ出力はハイレベルを維持する。

この時ダイオードＤはオンし、オペアンプＯＰで構成さ
れるボルテージフォロワはハイレベルの基準電圧Ｖｒ＠
ｆ　ｔ−出力する。

一方、ＰＩＰ２のｑ出力がハイレベルの間に基準電圧ｖ
ｔｈよりも高い電圧が入力されない場合にはＦＦ２のｑ
出力はフィールド判別信号ＩＦＤの２度目の立上夛でロ
ウレベルに反転する。従ってその後、入力ビデオ信号に
雑音が混入してコンパレータＯＯＭからパルスが発生し
ても、ＦＦ３のＱ出力はロウレベルを維持する。この様
子ｆｒ、ｇ３図Ｂに示す。

この場合、Ｖｒθｆ発生回路３のダイオードはオンせず
、オペアンプＯＰはローレベルの基準電圧Ｖｒｅｆを出
力する。

尚、第５図において１０は、Ａρ変換されるビデオ信号
のレベル及びゲインを調整する際、開かれるスイッチで
あル、スイッチが開かれた場合にはＦＦ３のＱ出力はロ
ウレベルとな勺、ロウレベルの基準電圧Ｖｒｅｆが選択
される。こうしてＶｒｅｆを一定にしておいてｉ、／ｒ
＞変換器の出力デジタル値に合わせて入力ビデオ信号の
レベル及びゲインがｌ１１整される。

又、１２はリセットパルスからの経過時間を計時するタ
イマで、３フイ一ルド期間計時後、Ａカ変換器１がＡ力
変換開始するのを許可する信号を出力する。φ変換許可
信号は不図示のコントローラに入力され、ビデオ信号の
Ａρ変換及びプリントを許可する。ここで３フイールド
期間計時するのは、　Ｖｒｅｆの設定に要する時間が最
大３フイ一ルド期間の為である。

次に本発明の第２の実施例について説明する。

第７図は本発明の第２実施例のブロック図である。第７
図において第１図と同様の機能を有するものには同じ番
号を付した。

プリントスタートスイッチ４よりプリントスタート信号
が出力されると、リセットパルス発生回路５から入力ビ
デオ信号のピークレベル検出回路４２及びＶｒθｆ発生
回路４３に、リセットパルスが出力される。検出回路４
２はリセットパルスから一定の時間だけ入力レベルの検
出が可能となる。Ｖｒｅｆ発生回路４３はリセットパル
スによって初期化され、Ｖｒｅｆを駆出回路４２に出力
する。検出回路４２はＶｒｅｆ　１とビデオ信号を比較
し、入力レベル検出信号をＶｒｅｆ発生回路４３に出力
する。発生回路４３はそれに従いＶｒｅｆ　１　ｔ−続
けて出力するか、Ｖｒｅｆ　２に変えて出力するかを選
択する。Ｖｒｅｆ２ｔ−出力した場合、さらに検出が行
なわれる。検出回路４２はＶｒｅｆ　２とビデオ信号を
比較し、入力レベル検出信号４３に出力する。発生回路
４６はそれに従い、　Ｖｒｅｆ　Ｚを続けて出力するか
、Ｖｒｅｆ　３に変えて出力するかを選択する。このよ
うＫして、任意に設定したＶｒｅｆ　１〜Ｖｒｅｆ　ｎ
というｎ段階のＶｒｅｆ　ｋ、入力信号の損巾に応じて
設定することができる。また、検出回路４２はリセット
パルスから一定の時間だけ検出を行ない、検出結果倉ラ
ッチするため、Ｖｒａｆ１〜Ｖｒｅｆ　ｎから入力に応
じて設定したＶｒｓｆは変化せず、設定されたＶｒｅｆ
が、〜４変換器１に安定して出力される。ψ変換器１は
入力されたビデオ信号を設定されたＶｒｅｆ［圧を基準
にＡゆ変換し、デジタル・データを得る。

なお、リセットパルスから一定の時間だけ検出を行なう
が、ｎ段階のＶｒθｆｔ−設定したとき、この時間は、
ｎ−１回の検出サイクル実行時間と等しいか、長くなけ
ればならない。例えば１フレームで１段階の検出を行な
うとすると、検出実行時間はｎ−１フレームと等しいか
、長い。

第７図の一部の更に詳細なブロック図を第８（９ン図に示す。第８図においてｆＪ７図と同様の機能を有す
るものには同一番号を付した。

第８図において、入力ビデオ信号のピークを検出するレ
ベル検出回路４２は、リセットパルス発生後所定時間信
号を発生するゲート回路８６、Ｖｒθｆ発生回路４３の
出力と入力ビデオ信号とを比較スるコンパレータ８７、
コンパレータｏ出力をラッチするランチ８８、ランチ８
８のラッチ回数を計数するカウンタ８９より構成される
。

第９図に第８図の実際の回路崗、第１０図に第９図の各
部の（１４号波形を示す。以下第１０図の信号波形を参
照して第９図の動作を６明する。

リセットパルス（旬が発生するとＰｐｉ１〜１４％ＦＦ
１６〜１Ｂがリセットされ、各フリップフロップのＱ出
力は全てロウレベルとなる。このとき、Ｖｒｅｆ発生回
路４３（Ｚ））ランジスタＴｒｌ、２．５は全てオンし
、コンパレータＯＯＭ’の参照電圧（θ）は、抵抗Ｒ１
，ＩＲ２の分圧比で決まる最小電圧０ｒｅｆ　１に設定
される。

そして入力ビデオ信号の各フレーム毎に発生する垂直同
期信号ＶＤ　（１））はラッチ８８を構成するＦＦ１５
をリセットする。又、ＦＦ１５は、ＦＦ１４のＱ出力、
即ちゲート信号（Ｃ）の期間中、コンパレータＣＯＭ′
の出カバレスを受けつける。

１フレ一ム期間内にコンパレータＯＯＭ’の参照電圧０
ｒｏｆ　１以上のビデオ入力があると、ＦＦ１５のｑ出
力はハイレベルとなり、ＦＦ１６の可出力をロウレベル
とする。従ってトランジスタＴｒ１はオンし、コンパレ
ータの参照電圧（３ｒθｆは抵抗Ｒ２，Ｒ，とＲ１の分
圧比で決まる電圧ａｒθｆ２に上がる。そして次のフレ
ーム期間内に０ｒｅｆ２以上のビデオ入力レベルが存在
する場合には、ＦＦ１７のＱ出力がロウレベルに変化し
、トランジスタＴｒ２がオフする。トランジスタＴｒｌ
　ｔｒｉオフ状態を維持しているので、０ｒｏｆ出力は
抵抗Ｒ２＋Ｒ３十Ｒ４とＲ１の分圧比で決まる電圧Ｏｒ
θｆ３に設定される。ビデオ入力のピークレベルが０ｒ
ｅｆ　５以上の場合には更にＴｒ３がオフし、ｃｒθｆ
４に設定される。

このように４フレ一ム期間内でＯｒθｆ１〜４の４レベ
ルに設定し得る。０ｒｏｆ　１〜４の出力はオベアング
ｏｐ’と周辺の抵抗で構成される増幅器によシ、基準電
圧Ｖ　ｒｅｆ　１〜４に増幅され、ψ変換器１へ出力さ
れる。

尚、Ｆ’１Ｆ１４のＱ出力がハイレベルになると、即ち
検出期間が軽過すると、Ａ／’［）変換許可信号が不図
示のコントローラへ出力される。又、第９図の回路にも
第５図のスイッチ１０を設けることも可能である。

以上の如く、プリントの明るさが途中よシ変化したシ、
シェーディングが引き起される等のプリント画質の著し
い劣化を防ぐことが可能となる。また、入力信号の大小
にかかわらず、最適な出力を得られるため、大入力時の
信号欠落、小入力時のりニアリテイ劣化を防ぐことが可
能となう、プリント画質の向上が可能となる。

尚、本実施例においては得られたデジタルデータをプリ
ンタに使用する場合について説明したが、電送用に用い
ても、或はメモリへの記憶用に用いても勿論構わない。

〈効果〉以上の如く、本発明によれば、入力アナログ映像信号の
振幅範囲にかかわらず、最適なＡ／］）変換が可能とな
ると共に、雑音に対する影響を受けず、又入力レベルの
変動に対しても信号値の劣化が少ないＡ力変換が可能と
なる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
従来例のブロック図、第３図は本出願人が先に提案した
処理ブロック図、第４図、第５図、第６図は第１実施例
の１形態のそれぞれブロック図、詳細回路図、及び信号
波形図、第７図は第２実施例のブロック図、第８図、第
９図、第１０図は第２実施例の１形態のそれぞれブロッ
ク図、詳細回路図、及び信号波形図である。図において１はＡ力変換回路、２，５２．４２は入力レ
ベル検出回路、３．！１３．４３はＶｒｅｆ発生回路、
４はプリント・スタートスイッチ、５はリセットパルス
発生器を夫々示す。

Claims

【特許請求の範囲】

（１）入力アナログ映像信号の所定の入力レベルを検出
する検出回路、検出された入力レベルに応じた基準電圧
を発生する発生回路、及び前記基準電圧に応じて前記入
力アナログ映像信号をデジタル値に変換する変換回路よ
り成り、前記検出回路は前記変換回路の動作前所定時間
検出動作を実行することを特徴とする映像信号処理装置
。