JPH079046Y2 - 最大・最小検出回路 - Google Patents
最大・最小検出回路Info
- Publication number
- JPH079046Y2 JPH079046Y2 JP3439290U JP3439290U JPH079046Y2 JP H079046 Y2 JPH079046 Y2 JP H079046Y2 JP 3439290 U JP3439290 U JP 3439290U JP 3439290 U JP3439290 U JP 3439290U JP H079046 Y2 JPH079046 Y2 JP H079046Y2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- output
- latch
- group
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】 ＜産業上の利用分野＞ 本考案は、アナログ入力信号の極値すなわち最大値と最
小値を検出する装置の改善に関する。
小値を検出する装置の改善に関する。
＜従来の技術＞ 従来より、デジタルオシロスコープでは、ある一定期間
における入力信号の最大値を求める場合があり、通常最
大・最小検出回路と呼ばれる回路が使用される。第３図
は従来のデジタルオシロスコープに使用される最大・最
小検出回路の原理の一例を示すブロック図である。図に
おいて、アナログ入力信号はアナログ・デジタル変換器
（以下AD変換器という）１によりデジタル変換され、ラ
ッチ２にラッチされる。デジタルコンパレータ３ではAD
変換器１の出力とラッチ２の出力を比較するが、AD変換
器１より直接入力される値がラッチ２の出力値より大き
ければその値がラッチ２に記憶され、小さい場合はラッ
チ２には前回の値が維持されるようになっている。した
がって、この動作を繰り返すことにより、ラッチ２には
最大値が保持されることになる。
における入力信号の最大値を求める場合があり、通常最
大・最小検出回路と呼ばれる回路が使用される。第３図
は従来のデジタルオシロスコープに使用される最大・最
小検出回路の原理の一例を示すブロック図である。図に
おいて、アナログ入力信号はアナログ・デジタル変換器
（以下AD変換器という）１によりデジタル変換され、ラ
ッチ２にラッチされる。デジタルコンパレータ３ではAD
変換器１の出力とラッチ２の出力を比較するが、AD変換
器１より直接入力される値がラッチ２の出力値より大き
ければその値がラッチ２に記憶され、小さい場合はラッ
チ２には前回の値が維持されるようになっている。した
がって、この動作を繰り返すことにより、ラッチ２には
最大値が保持されることになる。
他方、上記とは逆にAD変換器１からの値がラッチ２の保
持値より小さい場合のみAD変換器１の値をラッチ２に保
持するようにすれば、ラッチ２を最小値が保持されるこ
とになる。
持値より小さい場合のみAD変換器１の値をラッチ２に保
持するようにすれば、ラッチ２を最小値が保持されるこ
とになる。
また、AD変換器として、第４図に示すようなフラッシュ
型AD変換器がある。アナログ入力信号を複数のアナログ
コンパレータ21,22，・・・2nによりそれぞれの比較レ
ベル（基準電圧Vrを抵抗により適宜に分圧することによ
り得られる電圧）で個別に比較する。各アナログコンパ
レータの出力（２値化信号）をそれぞれラッチ31,32，
・・・3nに保持し、エンコーダ５によりこれをエンコー
ドして出力する。このようにして得られたエンコーダ５
の出力はアナログ入力信号に対応した値となっている。
型AD変換器がある。アナログ入力信号を複数のアナログ
コンパレータ21,22，・・・2nによりそれぞれの比較レ
ベル（基準電圧Vrを抵抗により適宜に分圧することによ
り得られる電圧）で個別に比較する。各アナログコンパ
レータの出力（２値化信号）をそれぞれラッチ31,32，
・・・3nに保持し、エンコーダ５によりこれをエンコー
ドして出力する。このようにして得られたエンコーダ５
の出力はアナログ入力信号に対応した値となっている。
＜考案が解決しようとする課題＞ ところで、デジタルオシロスコープを高速化する上で、
そこに使用される最大・最小検出回路も当然高速化が要
求されるようになってきた。
そこに使用される最大・最小検出回路も当然高速化が要
求されるようになってきた。
しかしながら、従来のこのような回路では、ADの変換回
路部の高速化は実現できるものの、AD変換回路部以外の
部分、例えばデジタルコンパレータは、高速化が困難で
あり、このため最大・最小検出回路の高速化が極めて困
難であるという問題があった。
路部の高速化は実現できるものの、AD変換回路部以外の
部分、例えばデジタルコンパレータは、高速化が困難で
あり、このため最大・最小検出回路の高速化が極めて困
難であるという問題があった。
本考案の目的は、このような点に鑑みてなされたもの
で、高速化を図った最大・最小検出回路を実現しようと
するものである。
で、高速化を図った最大・最小検出回路を実現しようと
するものである。
＜課題を解決するための手段＞ このような目的を達成するために、本考案は、 アナログ入力信号をそれぞれ異なる比較値と個別に比較
してそれぞれ２値化データとして出力するする複数子の
コンパレータからなるコンパレータ群と、 前記各コンパレータの出力データをADクロック入力ごと
にラッチし、非反転出力と反転出力を送出する複数個の
ラッチより構成されたラッチ群と、 このラッチ群の各ラッチの非反転出力を個別に受け、そ
の非反転出力の立ち上がりで出力がHIGHレベルに変化す
る複数個のエッジトリガ型のフリップフロップからなる
第１のフリップフロップ群と、 前記ラッチ群の各ラッチの反転出力を個別に受け、その
反転出力の立ち上がりで出力がHIGHレベルに変化する複
数個のエッジトリガ型のフリップフロップからなる第２
のフリップフロップ群と、 前記第１のフリップフロップ群の出力の最大値を求める
第１のプライオリティエンコーダと、 前記第２のフリップフロップ群の出力の最大値を求める
第２のプライオリティエンコーダと、 前記ADクロック入力開始時より所定の期間後に与えられ
るメモリライト信号により、前記第１および第２のプラ
イオリティエンコーダの値を記憶する第１および第２の
メモリ を具備したことを特徴とする。
してそれぞれ２値化データとして出力するする複数子の
コンパレータからなるコンパレータ群と、 前記各コンパレータの出力データをADクロック入力ごと
にラッチし、非反転出力と反転出力を送出する複数個の
ラッチより構成されたラッチ群と、 このラッチ群の各ラッチの非反転出力を個別に受け、そ
の非反転出力の立ち上がりで出力がHIGHレベルに変化す
る複数個のエッジトリガ型のフリップフロップからなる
第１のフリップフロップ群と、 前記ラッチ群の各ラッチの反転出力を個別に受け、その
反転出力の立ち上がりで出力がHIGHレベルに変化する複
数個のエッジトリガ型のフリップフロップからなる第２
のフリップフロップ群と、 前記第１のフリップフロップ群の出力の最大値を求める
第１のプライオリティエンコーダと、 前記第２のフリップフロップ群の出力の最大値を求める
第２のプライオリティエンコーダと、 前記ADクロック入力開始時より所定の期間後に与えられ
るメモリライト信号により、前記第１および第２のプラ
イオリティエンコーダの値を記憶する第１および第２の
メモリ を具備したことを特徴とする。
＜作用＞ 本考案では、アナログ入力信号を互いに異なる比較レベ
ルと比較し２値化する複数のコンパレータの出力をそれ
ぞれラッチし、各ラッチの出力をクロックとする複数個
のフリップフロップを用いてコンパレータの出力状態を
保持し、プライオリティエンコーダによりフリップフロ
ップの出力状態からアナログ入力信号の最大値および最
小値に対応するエンコード出力を得る。
ルと比較し２値化する複数のコンパレータの出力をそれ
ぞれラッチし、各ラッチの出力をクロックとする複数個
のフリップフロップを用いてコンパレータの出力状態を
保持し、プライオリティエンコーダによりフリップフロ
ップの出力状態からアナログ入力信号の最大値および最
小値に対応するエンコード出力を得る。
＜実施例＞ 以下図面を参照して本考案の実施例を詳細に説明する。
第１図は本考案に係るデジタルオシロスコープにおける
最大・最小検出回路の一実施例を示す構成図である。図
において、10はコンパレータ群であり、2n−１個［ｎは
必要とする分解能（ビット数）である］のコンパレータ
から構成される。20は複数個のラッチからなるラッチ
群、60は複数個のフリップフロップからなる第１のフリ
ップフロップ群、70は複数個のフリップフロップからな
る第２のフリップフロップ群、 80１,80２は第１および第２のプライオリティエンコー
ダ、90１,90２は第１および第２のメモリである。
第１図は本考案に係るデジタルオシロスコープにおける
最大・最小検出回路の一実施例を示す構成図である。図
において、10はコンパレータ群であり、2n−１個［ｎは
必要とする分解能（ビット数）である］のコンパレータ
から構成される。20は複数個のラッチからなるラッチ
群、60は複数個のフリップフロップからなる第１のフリ
ップフロップ群、70は複数個のフリップフロップからな
る第２のフリップフロップ群、 80１,80２は第１および第２のプライオリティエンコー
ダ、90１,90２は第１および第２のメモリである。
コンパレータ群10の各コンパレータ10０,10１，・・・
・10ｎはアナログ入力信号INPUTを互いに異なるアナロ
グ比較レベル（基準電圧Vrを適宜に分圧して得られる電
圧）と個別に比較し、それぞれ２値化信号にして出力す
る。ラッチ群20の各ラッチ20０,20１，・・・20ｎは、
前記各２値化信号をほそれぞれラッチする。なお、これ
らのラッチは外部より与えられるリセット信号により同
時にリセットされる。
・10ｎはアナログ入力信号INPUTを互いに異なるアナロ
グ比較レベル（基準電圧Vrを適宜に分圧して得られる電
圧）と個別に比較し、それぞれ２値化信号にして出力す
る。ラッチ群20の各ラッチ20０,20１，・・・20ｎは、
前記各２値化信号をほそれぞれラッチする。なお、これ
らのラッチは外部より与えられるリセット信号により同
時にリセットされる。
第１のフリップフロップ群60の各フリップフロップ6
0０,60１，・・・60ｎは、エッジトリガ型のフリップフ
ロップであり、そのＤ入力にはHIGHレベル信号が常時与
えられており、また、クロック入力には各ラッチ20０,2
0１，・・・20ｎの非反転出力（Ｑ）が与えられてい
る。したがって、クロックの立ち上がりで出力がHIGHレ
ベルとなる。なお、これらのフリップフロップは外部よ
り与えられるリセット信号により同時にリセットされる
ようになっている。
0０,60１，・・・60ｎは、エッジトリガ型のフリップフ
ロップであり、そのＤ入力にはHIGHレベル信号が常時与
えられており、また、クロック入力には各ラッチ20０,2
0１，・・・20ｎの非反転出力（Ｑ）が与えられてい
る。したがって、クロックの立ち上がりで出力がHIGHレ
ベルとなる。なお、これらのフリップフロップは外部よ
り与えられるリセット信号により同時にリセットされる
ようになっている。
第２のフリップフロップ群70の各フリップフロップ7
0０,70１，・・・70ｎは、エッジトリガ型のフリップフ
ロップであり、そのＤ入力にはHIGHレベル信号が常時与
えられており、また、クロック入力には各ラッチ20０,2
0１，・・・20ｎの反転出力（）が与えられている。
したがって、クロックの立ち上がりで出力がHIGHレベル
となる。なお、これらのフリップフロップも外部より与
えられるリセット信号により同時にリセットされるよう
になっている。
0０,70１，・・・70ｎは、エッジトリガ型のフリップフ
ロップであり、そのＤ入力にはHIGHレベル信号が常時与
えられており、また、クロック入力には各ラッチ20０,2
0１，・・・20ｎの反転出力（）が与えられている。
したがって、クロックの立ち上がりで出力がHIGHレベル
となる。なお、これらのフリップフロップも外部より与
えられるリセット信号により同時にリセットされるよう
になっている。
第１のプライオリティエンコーダ80１は、第１のフリッ
プフロップ群60の各フリップフロップの出力状態からア
ナログ入力信号の最大値に対応する値をエンコード出力
として送出するものである。
プフロップ群60の各フリップフロップの出力状態からア
ナログ入力信号の最大値に対応する値をエンコード出力
として送出するものである。
第２のプライオリティエンコーダ80１は、第１のフリッ
プフロップ群60の各フリップフロップの出力状態からア
ナログ入力信号の最大値に対応する値をエンコード出力
として搬送するものである。
プフロップ群60の各フリップフロップの出力状態からア
ナログ入力信号の最大値に対応する値をエンコード出力
として搬送するものである。
第１のメモリ90１には、外部よりメモリライト信号が与
えられたとき第１のプライオリティエンコーダ80１の値
が書き込まれる。また、第２のメモリ90２には、外部よ
りメモリライト信号が与えられたとき第２のプライオリ
ティエンコーダ802の値が書き込まれる。
えられたとき第１のプライオリティエンコーダ80１の値
が書き込まれる。また、第２のメモリ90２には、外部よ
りメモリライト信号が与えられたとき第２のプライオリ
ティエンコーダ802の値が書き込まれる。
このような構成における動作を第２図のタイムチャート
を参照して次に説明する。コンパレータ群10のｎ個のコ
ンパレータの一方の入力にはアナログ信号INPUTが共通
に与えられ、他方の入力には基準電圧を適宜分圧した比
較電圧が与えられる。ラッチ群20の各ラッチは、第２図
の（ａ）に示すリセット信号でリセット（初期化）され
た後、ADクロック［同図（ｂ）］の立ち上がりごとに各
コンパレータの出力［第２図の（ｃ）］をラッチする。
第１および第２のフリップフロップ群60,70も前記リセ
ット信号により初期化されているが、第１のフリップフ
ロップ群60の各フリップフロップ60０,60１，・・・60
ｎは各ラッチ20０,20１，・・・20ｎの出力の立ち上が
りにより出力が同図（ｄ）に示すようにHIGHレベルとな
る。このようにして変化するフリップフロップの出力は
低いレベルから高いレベルに向かって順にHIGHレベルと
なって行くようないわゆる温度計出力となる。
を参照して次に説明する。コンパレータ群10のｎ個のコ
ンパレータの一方の入力にはアナログ信号INPUTが共通
に与えられ、他方の入力には基準電圧を適宜分圧した比
較電圧が与えられる。ラッチ群20の各ラッチは、第２図
の（ａ）に示すリセット信号でリセット（初期化）され
た後、ADクロック［同図（ｂ）］の立ち上がりごとに各
コンパレータの出力［第２図の（ｃ）］をラッチする。
第１および第２のフリップフロップ群60,70も前記リセ
ット信号により初期化されているが、第１のフリップフ
ロップ群60の各フリップフロップ60０,60１，・・・60
ｎは各ラッチ20０,20１，・・・20ｎの出力の立ち上が
りにより出力が同図（ｄ）に示すようにHIGHレベルとな
る。このようにして変化するフリップフロップの出力は
低いレベルから高いレベルに向かって順にHIGHレベルと
なって行くようないわゆる温度計出力となる。
他方、第２のフリップフロップ群70の各フリップフロッ
プ70０,70１，・・・70ｎは、ラッチの反転出力をクロ
ック入力とし、そのクロックの立ち上がりで出力がHIGH
レベルに変化する。このようにして変化するフリップフ
ロップの出力は高いレベルから低いレベルに向かって順
にHIGHレベルとなってゆくデータとして観測される。
プ70０,70１，・・・70ｎは、ラッチの反転出力をクロ
ック入力とし、そのクロックの立ち上がりで出力がHIGH
レベルに変化する。このようにして変化するフリップフ
ロップの出力は高いレベルから低いレベルに向かって順
にHIGHレベルとなってゆくデータとして観測される。
第１のプライオリティエンコーダ80１は第１のフリップ
フロップ群の出力からその最大値に対応するエンコード
出力を出し、他方第２のプライオリティエンコーダ80２
は第２のフリップフロップ群の出力からその最小値に対
応するエンコード出力を送出する。
フロップ群の出力からその最大値に対応するエンコード
出力を出し、他方第２のプライオリティエンコーダ80２
は第２のフリップフロップ群の出力からその最小値に対
応するエンコード出力を送出する。
ADクロックが所定の回数だけ入力された後（すなわち所
定の時間経過後）に、メモリライト信号が入力され、こ
れにより第１および第２のプライオリティエンコーダで
求めた最大値および最小値がそれぞれメモリ90１,90２
に書き込まれる。
定の時間経過後）に、メモリライト信号が入力され、こ
れにより第１および第２のプライオリティエンコーダで
求めた最大値および最小値がそれぞれメモリ90１,90２
に書き込まれる。
なお、本実施例における各構成要素はそれぞれ高速化が
容易に実現でき、したがって全体としての高速化も容易
に実現できる。
容易に実現でき、したがって全体としての高速化も容易
に実現できる。
＜考案の効果＞ 以上説明したように、本考案によれば、ある特定の期間
中にアナログ入力信号の最大値と最小値を高速に検出す
ることができ、またデータをラッチした後メモリに格納
するまでの回路構成は、単純なラッチ、フリップフロッ
プ、ゲート類で実現でき、従来の回路に比べて簡素に
（部品点数が少なく）なるという利点もある。
中にアナログ入力信号の最大値と最小値を高速に検出す
ることができ、またデータをラッチした後メモリに格納
するまでの回路構成は、単純なラッチ、フリップフロッ
プ、ゲート類で実現でき、従来の回路に比べて簡素に
（部品点数が少なく）なるという利点もある。
第１図は本考案に係るデジタルオシロスコープにおける
最大・最大検出回路の一実施例を示す構成図、第２図は
動作説明用のタイムチャート、第３図および第４図は従
来の最大・最小検出回路の原理ブロック図である。 10……コンパレータ群、20……ラッチ群、60……第１の
フリップフロップ群、70……第２のフリップフロップ
群、80１……第１のプライオリティエンコーダ、802…
…第２のプライオリティエンコーダ、90１……第１のメ
モリ、90２……第２のメモリ。
最大・最大検出回路の一実施例を示す構成図、第２図は
動作説明用のタイムチャート、第３図および第４図は従
来の最大・最小検出回路の原理ブロック図である。 10……コンパレータ群、20……ラッチ群、60……第１の
フリップフロップ群、70……第２のフリップフロップ
群、80１……第１のプライオリティエンコーダ、802…
…第２のプライオリティエンコーダ、90１……第１のメ
モリ、90２……第２のメモリ。
Claims (1)
- 【請求項１】アナログ入力信号をそれぞれ異なる比較値
と個別に比較してそれぞれ２値化データとして出力する
する複数個のコンパレータからなるコンパレータ群と、 前記各コンパレータの出力データをADクロック入力ごと
にラッチし、非反転出力と反転出力を送出する複数個の
ラッチより構成されたラッチ群と、 このラッチ群の各ラッチの非反転出力を個別に受け、そ
の非反転出力の立ち上がりで出力がHIGHレベルに変化す
る複数個のエッジトリガ型のフリップフロップからなる
第１のフリップフロップ群と、 前記ラッチ群の各ラッチの反転出力を個別に受け、その
反転出力の立ち上がりで出力がHIGHレベルに変化する複
数個のエッジトリガ型のフリップフロップからなる第２
のフリップフロップ群と、 前記第１のフリップフロップ群の出力の最大値を求める
第１のプライオリティエンコーダと、 前記第２のフリップフロップ群の出力の最大値を求める
第２のプライオリティエンコーダと、 前記ADクロック入力開始時より所定の期間後に与えられ
るメモリライト信号により、前記第１および第２のプラ
イオリティエンコーダの値を記憶する第１および第２の
メモリ を具備し、ある特定期間中のアナログ入力信号の最大値
と最小値が前記第１および第２のメモリに格納されるよ
うに構成したことを特徴とする最大・最小検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3439290U JPH079046Y2 (ja) | 1990-03-30 | 1990-03-30 | 最大・最小検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3439290U JPH079046Y2 (ja) | 1990-03-30 | 1990-03-30 | 最大・最小検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125209U JPH03125209U (ja) | 1991-12-18 |
| JPH079046Y2 true JPH079046Y2 (ja) | 1995-03-06 |
Family
ID=31538824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3439290U Expired - Lifetime JPH079046Y2 (ja) | 1990-03-30 | 1990-03-30 | 最大・最小検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079046Y2 (ja) |
-
1990
- 1990-03-30 JP JP3439290U patent/JPH079046Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03125209U (ja) | 1991-12-18 |
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