JPH1188062A - ディジタル位相検出器 - Google Patents
ディジタル位相検出器Info
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- JPH1188062A JPH1188062A JP10175404A JP17540498A JPH1188062A JP H1188062 A JPH1188062 A JP H1188062A JP 10175404 A JP10175404 A JP 10175404A JP 17540498 A JP17540498 A JP 17540498A JP H1188062 A JPH1188062 A JP H1188062A
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Abstract
(57)【要約】
【課題】２つの印加アナログ信号間の位相差に対して線
形関係を有するディジタル出力を生成することのできる
装置を提供する。 【解決手段】本発明の一実施例によれば、基準信号ＲＥ
Ｆと印加入力信号ＳＩＧとの間の位相差に対して線形関
係を有するディジタル出力ＤOUTを発生する位相検出器
１０が提供される。位相検出器１０は、基準信号と入力
信号との対応する振幅遷移の到着時間の差によって決定
される時間間隔における基準信号のサイクル数を計数す
る。計数されたサイクル数を表わすディジタル出力が生
成される。ディザ発生器１１は、基準信号のサイクルが
計数されている時間間隔にランダムな時間変動を加え、
対応するランダム変動をディジタル出力ＤOUTに導入す
る。
形関係を有するディジタル出力を生成することのできる
装置を提供する。 【解決手段】本発明の一実施例によれば、基準信号ＲＥ
Ｆと印加入力信号ＳＩＧとの間の位相差に対して線形関
係を有するディジタル出力ＤOUTを発生する位相検出器
１０が提供される。位相検出器１０は、基準信号と入力
信号との対応する振幅遷移の到着時間の差によって決定
される時間間隔における基準信号のサイクル数を計数す
る。計数されたサイクル数を表わすディジタル出力が生
成される。ディザ発生器１１は、基準信号のサイクルが
計数されている時間間隔にランダムな時間変動を加え、
対応するランダム変動をディジタル出力ＤOUTに導入す
る。
Description
【０００１】
【産業上の利用分野】本発明は、位相検出器に関し、よ
り詳細には、アナログ信号を受け取り、アナログ信号間
の位相差に対して線形関係をもつディジタル出力を生成
するディジタル位相検出器に関する。
り詳細には、アナログ信号を受け取り、アナログ信号間
の位相差に対して線形関係をもつディジタル出力を生成
するディジタル位相検出器に関する。
【０００２】
【従来の技術】ディジタル信号処理（ＤＳＰ）は、低い
製造コストで高い性能を実現するために、様々なディジ
タル・システムにおいて使用されている。ＤＳＰの利点
は、受信器や測定システムなどの、アナログ信号を受け
取ってその位相を比較する位相検出器を含むシステムに
拡張することができるが、これらのシステムにおけるＤ
ＳＰの有効利用は、比較する位相のディジタル表現を得
ることにまず依存する。しかしながら、アナログ位相差
のディジタル表現における有限量子化段階では、アナロ
グ信号の振幅をディジタル化するために使用されるアナ
ログ−デジタル変換器（ＡＤＣ）に固有の非線形性と類
似の非線形性が生じる。ＡＤＣの既知の線形化技術であ
る振幅のディザリングは、印加されるアナログ信号の振
幅にノイズを加えることによるものである。加えられる
ノイズによって十分にランダムな振幅の変動が発生し、
量子化段階で生じる非線形性が克服される。しかしなが
ら、振幅のディザリングは、印加されるアナログ信号の
相対的位相に応答する線形化位相検出器では有効でな
い。したがって、印加されるアナログ信号間の位相差に
対して線形関係をもつディジタル出力を生成する位相検
出器が必要である。
製造コストで高い性能を実現するために、様々なディジ
タル・システムにおいて使用されている。ＤＳＰの利点
は、受信器や測定システムなどの、アナログ信号を受け
取ってその位相を比較する位相検出器を含むシステムに
拡張することができるが、これらのシステムにおけるＤ
ＳＰの有効利用は、比較する位相のディジタル表現を得
ることにまず依存する。しかしながら、アナログ位相差
のディジタル表現における有限量子化段階では、アナロ
グ信号の振幅をディジタル化するために使用されるアナ
ログ−デジタル変換器（ＡＤＣ）に固有の非線形性と類
似の非線形性が生じる。ＡＤＣの既知の線形化技術であ
る振幅のディザリングは、印加されるアナログ信号の振
幅にノイズを加えることによるものである。加えられる
ノイズによって十分にランダムな振幅の変動が発生し、
量子化段階で生じる非線形性が克服される。しかしなが
ら、振幅のディザリングは、印加されるアナログ信号の
相対的位相に応答する線形化位相検出器では有効でな
い。したがって、印加されるアナログ信号間の位相差に
対して線形関係をもつディジタル出力を生成する位相検
出器が必要である。
【０００３】
【発明が解決しようとする課題】本発明は、２つの印加
アナログ信号間の位相差に対して線形関係を有するディ
ジタル出力を生成することのできる装置を提供すること
を目的とする。
アナログ信号間の位相差に対して線形関係を有するディ
ジタル出力を生成することのできる装置を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】本発明の好ましい実施形
態によれば、位相検出器は、２つの印加アナログ信号間
の位相差に対して線形関係を有するディジタル出力を生
成する。第１のアナログ信号すなわち基準信号が分周さ
れ、パルス発生器の第１の入力に印加され、同時に第２
のアナログ信号が分周され、パルス発生器の第２の入力
に印加される。パルス発生器は、その入力における第１
と第２のアナログ信号の対応する振幅遷移の間の時間遅
延に基づいて、ゲート・パルスを生成する。カウンタ
は、ゲート・パルスの持続時間内で基準のサイクル数を
カウントして、２つのアナログ信号間の位相差のディジ
タル表現を生成する。カウンタの有限の分解能によって
非線形が生じるが、パルス発生器の第１の入力に結合さ
れたディザ発生源が、ランダムな時間の不確実さ、すな
わちジッタを、分周した基準に加えることにより、アナ
ログ位相差のディジタル出力への変換を線形化する。こ
のジッタは、ゲート・パルスの持続時間をランダムに変
化させ、それと対応して基準サイクルのカウント数を変
化させる。この変化は、カウンタの有限の分解能によっ
て生じる非線形を克服するのに十分である。本発明の別
の好ましい実施形態によれば、ディザ発生器が、カウン
タのラッチ入力に結合され、基準サイクルのカウント数
にランダムな不確実さを導入する。
態によれば、位相検出器は、２つの印加アナログ信号間
の位相差に対して線形関係を有するディジタル出力を生
成する。第１のアナログ信号すなわち基準信号が分周さ
れ、パルス発生器の第１の入力に印加され、同時に第２
のアナログ信号が分周され、パルス発生器の第２の入力
に印加される。パルス発生器は、その入力における第１
と第２のアナログ信号の対応する振幅遷移の間の時間遅
延に基づいて、ゲート・パルスを生成する。カウンタ
は、ゲート・パルスの持続時間内で基準のサイクル数を
カウントして、２つのアナログ信号間の位相差のディジ
タル表現を生成する。カウンタの有限の分解能によって
非線形が生じるが、パルス発生器の第１の入力に結合さ
れたディザ発生源が、ランダムな時間の不確実さ、すな
わちジッタを、分周した基準に加えることにより、アナ
ログ位相差のディジタル出力への変換を線形化する。こ
のジッタは、ゲート・パルスの持続時間をランダムに変
化させ、それと対応して基準サイクルのカウント数を変
化させる。この変化は、カウンタの有限の分解能によっ
て生じる非線形を克服するのに十分である。本発明の別
の好ましい実施形態によれば、ディザ発生器が、カウン
タのラッチ入力に結合され、基準サイクルのカウント数
にランダムな不確実さを導入する。
【０００５】
【実施例】図１は、本発明の第１の好ましい実施形態に
より構成されたディジタル位相検出器１０を示す。位相
検出器１０は、第１の入力１においてアナログ基準信号
ＲＥＦを受け取り、第２の入力２においてアナログ入力
信号ＳＩＧを受け取る。ディジタル位相検出器１０は、
出力３において、基準信号ＲＥＦと入力信号ＳＩＧとの
位相差を表わすディジタル出力ＤOUTを生成する。基準
信号ＲＥＦの周波数ＦREFが、第１の分周器５ａにより
整数Ｎで分周される。入力信号ＳＩＧの周波数は、やは
りＦREFと等しく、第２の分周器５ｂによって整数Ｎで
分周され、パルス発生器７の入力ＩＮ２に直接印加され
る。分周器５ａの出力の分周信号ＤＩＶは、パルス発生
器７の入力ＩＮ1に印加される出力信号ＤＩＶ’を生成
するディザ発生器１１に印加される。パルス発生器７
は、パルス発生器７の入力ＩＮ1とＩＮ2とにある基準信
号ＲＥＦと入力信号ＳＩＧとの対応する振幅遷移（たと
えば、立ち上がりや立ち下がり）の間の時間差ｔｄによ
って決定される幅ｔｄを有するゲート・パルス８を生成
する。図２は、Ｄフリップ・フロップ１３ａおよび１３
ｂとＮＡＮＤゲート１５を使って実現されたパルス発生
器７の１つの例を示す。
より構成されたディジタル位相検出器１０を示す。位相
検出器１０は、第１の入力１においてアナログ基準信号
ＲＥＦを受け取り、第２の入力２においてアナログ入力
信号ＳＩＧを受け取る。ディジタル位相検出器１０は、
出力３において、基準信号ＲＥＦと入力信号ＳＩＧとの
位相差を表わすディジタル出力ＤOUTを生成する。基準
信号ＲＥＦの周波数ＦREFが、第１の分周器５ａにより
整数Ｎで分周される。入力信号ＳＩＧの周波数は、やは
りＦREFと等しく、第２の分周器５ｂによって整数Ｎで
分周され、パルス発生器７の入力ＩＮ２に直接印加され
る。分周器５ａの出力の分周信号ＤＩＶは、パルス発生
器７の入力ＩＮ1に印加される出力信号ＤＩＶ’を生成
するディザ発生器１１に印加される。パルス発生器７
は、パルス発生器７の入力ＩＮ1とＩＮ2とにある基準信
号ＲＥＦと入力信号ＳＩＧとの対応する振幅遷移（たと
えば、立ち上がりや立ち下がり）の間の時間差ｔｄによ
って決定される幅ｔｄを有するゲート・パルス８を生成
する。図２は、Ｄフリップ・フロップ１３ａおよび１３
ｂとＮＡＮＤゲート１５を使って実現されたパルス発生
器７の１つの例を示す。
【０００６】パルス発生器７は、また、排他的論理和ゲ
ートなどの既知の回路を使って実現することもできる。
パルス発生器７から提供されるゲート・パルス８は、図
１に示したカウンタ９のイネーブル入力に印加され、基
準信号ＲＥＦが、カウンタ９の入力ＩＮｃに印加され
る。ゲート・パルス８は、基準信号ＲＥＦのサイクルを
カウントする期間ｔｄを定義する。カウンタ９の内容
が、分周信号ＤＩＶによってラッチされた後、カウンタ
９はリセットする。参照によって本明細書に組み込まれ
た米国特許第４，５１９，０９１号において、Ｃｈｕそ
の他は、計数プロセスを中断せずに高速カウンタ９の瞬
間内容をラッチする方法を説明している。
ートなどの既知の回路を使って実現することもできる。
パルス発生器７から提供されるゲート・パルス８は、図
１に示したカウンタ９のイネーブル入力に印加され、基
準信号ＲＥＦが、カウンタ９の入力ＩＮｃに印加され
る。ゲート・パルス８は、基準信号ＲＥＦのサイクルを
カウントする期間ｔｄを定義する。カウンタ９の内容
が、分周信号ＤＩＶによってラッチされた後、カウンタ
９はリセットする。参照によって本明細書に組み込まれ
た米国特許第４，５１９，０９１号において、Ｃｈｕそ
の他は、計数プロセスを中断せずに高速カウンタ９の瞬
間内容をラッチする方法を説明している。
【０００７】各ゲート・パルス８の持続時間ｔｄの間、
カウンタ９は、基準信号ＲＥＦのサイクルＦREF・ｔｄ
をカウントする。持続時間ｔｄは、基準信号ＲＥＦと入
力信号ＳＩＧとの対応する振幅遷移であり、分周器５ａ
および５ｂによって行われる分周の間維持される。基準
信号サイクルのカウント数は、分周信号ＤＩＶの周波数
と等しいレートでラッチされ、それぞれ整数のサイクル
に切り捨てられた入力１と入力２とにおける基準信号Ｒ
ＥＦと入力信号ＳＩＧとの位相差を表わす。分周器５
ａ、５ｂの整数除数Ｎは、カウンタ９をラッチすること
ができる最大レートにより選択される。Ｎは、基準信号
ＲＥＦと入力信号ＳＩＧとの間の整数サイクルで測定可
能な最大位相差を設定する。ディジタル位相検出器１０
の動作範囲は、オプションの極性ビット発生器１３によ
って印加される極性ビットだけプラスＮサイクルとマイ
ナスＮサイクルに拡張することができる。この例では、
極性ビット発生器１３は、基準信号ＲＥＦと入力信号Ｓ
ＩＧのどちらの対応する振幅遷移が最初にパルス発生器
７に到着したかを記録するＳＲラッチまたはフリップ・
フロップを使って実現される。ＳＲラッチは、パルス発
生器７の入力ＩＮ2にあらわれる分周入力信号によって
セットされ、パルス発生器７の入力ＩＮ1にあらわれる
分周基準信号ＤＩＶによってリセットされる。
カウンタ９は、基準信号ＲＥＦのサイクルＦREF・ｔｄ
をカウントする。持続時間ｔｄは、基準信号ＲＥＦと入
力信号ＳＩＧとの対応する振幅遷移であり、分周器５ａ
および５ｂによって行われる分周の間維持される。基準
信号サイクルのカウント数は、分周信号ＤＩＶの周波数
と等しいレートでラッチされ、それぞれ整数のサイクル
に切り捨てられた入力１と入力２とにおける基準信号Ｒ
ＥＦと入力信号ＳＩＧとの位相差を表わす。分周器５
ａ、５ｂの整数除数Ｎは、カウンタ９をラッチすること
ができる最大レートにより選択される。Ｎは、基準信号
ＲＥＦと入力信号ＳＩＧとの間の整数サイクルで測定可
能な最大位相差を設定する。ディジタル位相検出器１０
の動作範囲は、オプションの極性ビット発生器１３によ
って印加される極性ビットだけプラスＮサイクルとマイ
ナスＮサイクルに拡張することができる。この例では、
極性ビット発生器１３は、基準信号ＲＥＦと入力信号Ｓ
ＩＧのどちらの対応する振幅遷移が最初にパルス発生器
７に到着したかを記録するＳＲラッチまたはフリップ・
フロップを使って実現される。ＳＲラッチは、パルス発
生器７の入力ＩＮ2にあらわれる分周入力信号によって
セットされ、パルス発生器７の入力ＩＮ1にあらわれる
分周基準信号ＤＩＶによってリセットされる。
【０００８】ディジタル出力ＤOUTは、入力信号ＳＩＧ
と基準信号ＲＥＦとのアナログ位相差を表す。分周器５
ａ、５ｂ、パルス発生器７およびカウンタ９によって行
われるこのアナログ位相差のディジタル化は、アナログ
−ディジタル変換であり、したがって量子化効果のため
にアナログ−ディジタル変換プロセスに固有の非線形に
従う。図１に示した本発明の第１の好ましい実施形態に
おいて、ディザ発生器１１が、分周器５ａとパルス発生
器７の第１の入力ＩＮ1との間に配置される。ディザ発
生器１１は、イネーブル・パルス８のエッジにランダム
な時間変動を加え、それによりゲート・パルス８の持続
時間すなわち幅ｔｄにランダムな変動をもたらす。ゲー
ト・パルス８のこの変動は、出力３に、カウンタ９のデ
ィジタル出力に対応するランダムな変動を引き起こす。
ディザ発生器１１は、ディジタル出力ＤOUTに十分なラ
ンダム変動を提供し、基準信号ＲＥＦの１つまたは複数
のサイクルに等価なカウント値の変動を引き起こす。こ
のディジタル出力の変動によって、アナログ位相差のデ
ィジタル出力ＤOUTへの変換が線形化される。ディザ発
生器１１で生じたディジタル出力ＤOUTにおける変動
は、次の平均化またはフィルタリング（図示せず）によ
って減少させることができる。
と基準信号ＲＥＦとのアナログ位相差を表す。分周器５
ａ、５ｂ、パルス発生器７およびカウンタ９によって行
われるこのアナログ位相差のディジタル化は、アナログ
−ディジタル変換であり、したがって量子化効果のため
にアナログ−ディジタル変換プロセスに固有の非線形に
従う。図１に示した本発明の第１の好ましい実施形態に
おいて、ディザ発生器１１が、分周器５ａとパルス発生
器７の第１の入力ＩＮ1との間に配置される。ディザ発
生器１１は、イネーブル・パルス８のエッジにランダム
な時間変動を加え、それによりゲート・パルス８の持続
時間すなわち幅ｔｄにランダムな変動をもたらす。ゲー
ト・パルス８のこの変動は、出力３に、カウンタ９のデ
ィジタル出力に対応するランダムな変動を引き起こす。
ディザ発生器１１は、ディジタル出力ＤOUTに十分なラ
ンダム変動を提供し、基準信号ＲＥＦの１つまたは複数
のサイクルに等価なカウント値の変動を引き起こす。こ
のディジタル出力の変動によって、アナログ位相差のデ
ィジタル出力ＤOUTへの変換が線形化される。ディザ発
生器１１で生じたディジタル出力ＤOUTにおける変動
は、次の平均化またはフィルタリング（図示せず）によ
って減少させることができる。
【０００９】図３は、ディジタル位相検出器１０に含ま
れるディザ発生器１１の詳細な図である。ディザ発生器
１１は、基準信号ＲＥＦを受け取り、ディザ処理した基
準信号ＤＩＶ’をゲート発生器７の第１の入力ＩＮ1に
提供する。擬似乱数（ＰＲＮ）発生器１９は、エンコー
ダ１５に印加されるＰＲＮシーケンスを生成する。エン
コーダ１５は、ＰＲＮ発生器１９からの整数入力を、整
数入力と等価に高に設定されたビット数を有する論理値
に写像する。エンコーダ１５からの論理値は、ＰＲＮシ
ーケンスにしたがって論理遅延ブロック１７を通して伝
播遅延をもたらす論理遅延ブロック１７に印加される。
基準信号ＲＥＦがディザ・ブロック１１を通って伝播す
るとき、論理遅延ブロック１７は、印加された基準信号
ＲＥＦのタイミングにランダムな変動を加える。たとえ
ば、論理遅延ブロック１７の各素子１８によって加えら
れる遅延が３ナノ秒で、素子１８の数が１０個の場合
は、３０ナノ秒の最大時間変動が基準信号ＲＥＦに加え
られる。論理遅延ブロック１７を通る平均伝播遅延は１
５ナノ秒になる。
れるディザ発生器１１の詳細な図である。ディザ発生器
１１は、基準信号ＲＥＦを受け取り、ディザ処理した基
準信号ＤＩＶ’をゲート発生器７の第１の入力ＩＮ1に
提供する。擬似乱数（ＰＲＮ）発生器１９は、エンコー
ダ１５に印加されるＰＲＮシーケンスを生成する。エン
コーダ１５は、ＰＲＮ発生器１９からの整数入力を、整
数入力と等価に高に設定されたビット数を有する論理値
に写像する。エンコーダ１５からの論理値は、ＰＲＮシ
ーケンスにしたがって論理遅延ブロック１７を通して伝
播遅延をもたらす論理遅延ブロック１７に印加される。
基準信号ＲＥＦがディザ・ブロック１１を通って伝播す
るとき、論理遅延ブロック１７は、印加された基準信号
ＲＥＦのタイミングにランダムな変動を加える。たとえ
ば、論理遅延ブロック１７の各素子１８によって加えら
れる遅延が３ナノ秒で、素子１８の数が１０個の場合
は、３０ナノ秒の最大時間変動が基準信号ＲＥＦに加え
られる。論理遅延ブロック１７を通る平均伝播遅延は１
５ナノ秒になる。
【００１０】図４は、本発明の第２の好ましい実施形態
により構成されたディジタル位相検出器２０を示す。こ
の実施形態において、ディザ発生器１１は、基準信号Ｒ
ＥＦを受け取り、ディザ処理された基準信号ＤＩＶ’
が、カウンタ９へのラッチ入力を提供する。カウンタの
ラッチ入力に任意の時間変動を加えることにより、出力
３においてカウンタ９のディジタル出力ＤOUTに対応す
るランダムな変動が起こる。カウンタ９のディジタル出
力ＤOUTのランダム変動は、基準信号ＲＥＦの多数のサ
イクルに等しいカウント値の変動を引き起こす。このデ
ィジタル出力の変動によって、アナログ位相差のディジ
タル出力への変換が線形化される。
により構成されたディジタル位相検出器２０を示す。こ
の実施形態において、ディザ発生器１１は、基準信号Ｒ
ＥＦを受け取り、ディザ処理された基準信号ＤＩＶ’
が、カウンタ９へのラッチ入力を提供する。カウンタの
ラッチ入力に任意の時間変動を加えることにより、出力
３においてカウンタ９のディジタル出力ＤOUTに対応す
るランダムな変動が起こる。カウンタ９のディジタル出
力ＤOUTのランダム変動は、基準信号ＲＥＦの多数のサ
イクルに等しいカウント値の変動を引き起こす。このデ
ィジタル出力の変動によって、アナログ位相差のディジ
タル出力への変換が線形化される。
【００１１】ディジタル位相検出器２０の動作範囲は、
オプションの極性ビット発生器１３によって加えられた
極性ビットだけプラスＮサイクルとマイナスＮサイクル
に拡張することができる。極性ビット発生器１３は、デ
ィザ処理された基準信号ＤＩＶ’と分周された入力信号
とのどちらの対応する振幅遷移がパルス発生器７に最初
に到達するかを記録するために、ＳＲラッチまたはフリ
ップ・フロップを使って実現される。ＳＲラッチは、パ
ルス発生器７の入力ＩＮ2に現れる分周された入力信号
によってセットされ、カウンタ９のラッチ入力に現れる
ディザ処理された基準信号ＤＩＶ’によってリセットさ
れる。
オプションの極性ビット発生器１３によって加えられた
極性ビットだけプラスＮサイクルとマイナスＮサイクル
に拡張することができる。極性ビット発生器１３は、デ
ィザ処理された基準信号ＤＩＶ’と分周された入力信号
とのどちらの対応する振幅遷移がパルス発生器７に最初
に到達するかを記録するために、ＳＲラッチまたはフリ
ップ・フロップを使って実現される。ＳＲラッチは、パ
ルス発生器７の入力ＩＮ2に現れる分周された入力信号
によってセットされ、カウンタ９のラッチ入力に現れる
ディザ処理された基準信号ＤＩＶ’によってリセットさ
れる。
【００１２】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００１３】[実施態様１]入力信号（ＳＩＧ）と基準信
号（ＲＥＦ）との間の位相差に従ってディジタル出力
（ＤOUT）を生成する位相検出器（１０）であって、前
記基準信号（ＲＥＦ）を受け取り、該基準信号（ＲＥ
Ｆ）の周波数を分周して第１の分周信号（ＤＩＶ）を生
成する第１の分周器（５ａ）と、前記入力信号（ＳＩ
Ｇ）を受け取り、該入力信号（ＳＩＧ）の周波数を分周
して第２の分周信号を生成する第２の分周器（５ｂ）
と、前記第１の分周器（５ａ）に結合されて、前記第１
の分周信号（ＤＩＶ）を受け取り、該第１の分周信号に
ランダムなタイミング変動を導入するディザ発生器（１
１）と、前記ディザ発生器（１１）に結合されて、第１
の入力（ＩＮ1）において前記第１の分周信号（ＤＩ
Ｖ）を受け取り、第２の入力（ＩＮ2）において前記第
２の分周信号を受け取って、前記第１の分周信号と前記
第２の分周信号との対応する振幅遷移間の時間差によっ
て決定される持続時間を有するパルスを生成するパルス
発生器（７）と、前記パルス発生器（７）に結合され
て、前記パルスと前記基準信号とを受け取り、前記パル
スの持続時間内における前記基準信号（ＲＥＦ）のサイ
クル数を計数し、該サイクルの計数値を表わすディジタ
ル出力（ＤOUT）を生成するカウンタと、を備えて成る
位相検出器（１０）。
号（ＲＥＦ）との間の位相差に従ってディジタル出力
（ＤOUT）を生成する位相検出器（１０）であって、前
記基準信号（ＲＥＦ）を受け取り、該基準信号（ＲＥ
Ｆ）の周波数を分周して第１の分周信号（ＤＩＶ）を生
成する第１の分周器（５ａ）と、前記入力信号（ＳＩ
Ｇ）を受け取り、該入力信号（ＳＩＧ）の周波数を分周
して第２の分周信号を生成する第２の分周器（５ｂ）
と、前記第１の分周器（５ａ）に結合されて、前記第１
の分周信号（ＤＩＶ）を受け取り、該第１の分周信号に
ランダムなタイミング変動を導入するディザ発生器（１
１）と、前記ディザ発生器（１１）に結合されて、第１
の入力（ＩＮ1）において前記第１の分周信号（ＤＩ
Ｖ）を受け取り、第２の入力（ＩＮ2）において前記第
２の分周信号を受け取って、前記第１の分周信号と前記
第２の分周信号との対応する振幅遷移間の時間差によっ
て決定される持続時間を有するパルスを生成するパルス
発生器（７）と、前記パルス発生器（７）に結合され
て、前記パルスと前記基準信号とを受け取り、前記パル
スの持続時間内における前記基準信号（ＲＥＦ）のサイ
クル数を計数し、該サイクルの計数値を表わすディジタ
ル出力（ＤOUT）を生成するカウンタと、を備えて成る
位相検出器（１０）。
【００１４】[実施態様２]前記カウンタ（９）が、前記
第１の分周信号を受け取り、前記ディジタル出力（Ｄ
OUT）が、前記第１の分周信号（ＤＩＶ）によって決定
される時間間隔でカウンタ（９）からラッチされること
を特徴とする実施態様１に記載の位相検出器（１０）。
第１の分周信号を受け取り、前記ディジタル出力（Ｄ
OUT）が、前記第１の分周信号（ＤＩＶ）によって決定
される時間間隔でカウンタ（９）からラッチされること
を特徴とする実施態様１に記載の位相検出器（１０）。
【００１５】[実施態様３]前記ディザ発生器（１１）
が、一連の論理ゲート（１７）を有し、該一連の論理ゲ
ートがそれぞれ関連する伝播遅延を有し、前記一連の論
理ゲートを通した全体の伝播遅延が、偽似ランダム・シ
ーケンスによって決定されることを特徴とする実施態様
１に記載の位相検出器（１０）。
が、一連の論理ゲート（１７）を有し、該一連の論理ゲ
ートがそれぞれ関連する伝播遅延を有し、前記一連の論
理ゲートを通した全体の伝播遅延が、偽似ランダム・シ
ーケンスによって決定されることを特徴とする実施態様
１に記載の位相検出器（１０）。
【００１６】[実施態様４]前記ディザ発生器（１１）
が、一連の論理ゲート（１７）を有し、該一連の論理ゲ
ートがそれぞれ関連する伝播遅延を有し、前記一連の論
理ゲートを通した全体の伝播遅延が、偽似ランダム・シ
ーケンスによって決定されることを特徴とする実施態様
２に記載の位相検出器（１０）。
が、一連の論理ゲート（１７）を有し、該一連の論理ゲ
ートがそれぞれ関連する伝播遅延を有し、前記一連の論
理ゲートを通した全体の伝播遅延が、偽似ランダム・シ
ーケンスによって決定されることを特徴とする実施態様
２に記載の位相検出器（１０）。
【００１７】[実施態様５]前記第１の分周器（５ａ）と
前記第２の分周器（５ｂ）とに結合されて、前記第１の
分周信号と前記第２の分周信号とを受け取り、前記第１
の分周信号の位相が前記第２の分周信号の位相よりも進
んでいるときに第１の出力状態の出力を生成し、前記第
１の分周信号の位相が前記第２の分周信号の位相よりも
遅れているときに第２の出力状態の出力を生成する位相
極性指示器（１３）をさらに備えて成ることを特徴とす
る実施態様１に記載の位相検出器（１０）。
前記第２の分周器（５ｂ）とに結合されて、前記第１の
分周信号と前記第２の分周信号とを受け取り、前記第１
の分周信号の位相が前記第２の分周信号の位相よりも進
んでいるときに第１の出力状態の出力を生成し、前記第
１の分周信号の位相が前記第２の分周信号の位相よりも
遅れているときに第２の出力状態の出力を生成する位相
極性指示器（１３）をさらに備えて成ることを特徴とす
る実施態様１に記載の位相検出器（１０）。
【００１８】[実施態様６]前記第１の分周信号（ＤＩ
Ｖ）におけるランダムな時間変動により、前記パルスの
持続時間が、前記基準信号（ＲＥＦ）の少なくとも１つ
のサイクル期間だけ変化することを特徴とする実施態様
２に記載の位相検出器（１０）。
Ｖ）におけるランダムな時間変動により、前記パルスの
持続時間が、前記基準信号（ＲＥＦ）の少なくとも１つ
のサイクル期間だけ変化することを特徴とする実施態様
２に記載の位相検出器（１０）。
【００１９】[実施態様７]入力信号（ＳＩＧ）と基準信
号（ＲＥＦ）との間の位相差に従ってディジタル出力
（ＤOUT）を生成する位相検出器（２０）であって、前
記基準信号（ＲＥＦ）を受け取り、該基準信号（ＲＥ
Ｆ）の周波数を分周して第１の分周信号（ＤＩＶ）を生
成する第１の分周器（５ａ）と、前記入力信号（ＳＩ
Ｇ）を受け取り、該入力信号（ＳＩＧ）の周波数を分周
して第２の分周信号を生成する第２の分周器（５ｂ）
と、前記第１の分周器（５ａ）に結合されて、前記第１
の分周信号（ＤＩＶ）を受け取り、前記第１の分周信号
にランダムなタイミング変動を導入して、ディザ処理さ
れた信号（ＤＩＶ’）を生成するディザ発生器（１１）
と、前記第１の分周器（５ａ）に結合されて、第１の入
力（ＩＮ1）において前記第１の分周信号（ＤＩＶ）を
受け取り、第２の入力（ＩＮ2）において前記第２の分
周信号を受け取って、前記第１の分周信号と前記第２の
分周信号との対応する振幅遷移間の時間差によって決定
される持続時間を有するパルスを生成するパルス発生器
（７）と、前記パルス発生器（７）と前記ディザ発生器
（１１）とに結合されて、前記パルスと前記ディザ処理
された信号（ＤＩＶ’）とを受け取り、該パルスの持続
時間内における前記基準信号（ＲＥＦ）のサイクル数を
計数し、計数されたサイクル数を表わすディジタル出力
を生成するカウンタ（９）と、を備えて成る位相検出器
（２０）。
号（ＲＥＦ）との間の位相差に従ってディジタル出力
（ＤOUT）を生成する位相検出器（２０）であって、前
記基準信号（ＲＥＦ）を受け取り、該基準信号（ＲＥ
Ｆ）の周波数を分周して第１の分周信号（ＤＩＶ）を生
成する第１の分周器（５ａ）と、前記入力信号（ＳＩ
Ｇ）を受け取り、該入力信号（ＳＩＧ）の周波数を分周
して第２の分周信号を生成する第２の分周器（５ｂ）
と、前記第１の分周器（５ａ）に結合されて、前記第１
の分周信号（ＤＩＶ）を受け取り、前記第１の分周信号
にランダムなタイミング変動を導入して、ディザ処理さ
れた信号（ＤＩＶ’）を生成するディザ発生器（１１）
と、前記第１の分周器（５ａ）に結合されて、第１の入
力（ＩＮ1）において前記第１の分周信号（ＤＩＶ）を
受け取り、第２の入力（ＩＮ2）において前記第２の分
周信号を受け取って、前記第１の分周信号と前記第２の
分周信号との対応する振幅遷移間の時間差によって決定
される持続時間を有するパルスを生成するパルス発生器
（７）と、前記パルス発生器（７）と前記ディザ発生器
（１１）とに結合されて、前記パルスと前記ディザ処理
された信号（ＤＩＶ’）とを受け取り、該パルスの持続
時間内における前記基準信号（ＲＥＦ）のサイクル数を
計数し、計数されたサイクル数を表わすディジタル出力
を生成するカウンタ（９）と、を備えて成る位相検出器
（２０）。
【００２０】[実施態様８]前記カウンタ（９）が、前記
ディザ処理された信号（ＤＩＶ’）によって決定される
時間間隔でラッチされることを特徴とする実施態様７に
記載の位相検出器（２０）。
ディザ処理された信号（ＤＩＶ’）によって決定される
時間間隔でラッチされることを特徴とする実施態様７に
記載の位相検出器（２０）。
【００２１】[実施態様９]前記ディザ発生器（１１）
が、一連の論理ゲート（１７）を有し、該一連の論理ゲ
ートが、それぞれ関連する伝播遅延を有し、前記一連の
論理ゲートを通した全体の伝播遅延が、偽似ランダム・
シーケンスによって決定されることを特徴とする実施態
様８に記載の位相検出器（２０）。
が、一連の論理ゲート（１７）を有し、該一連の論理ゲ
ートが、それぞれ関連する伝播遅延を有し、前記一連の
論理ゲートを通した全体の伝播遅延が、偽似ランダム・
シーケンスによって決定されることを特徴とする実施態
様８に記載の位相検出器（２０）。
【００２２】[実施態様１０]前記ディザ発生器と前記第
２の分周器（５ｂ）とに結合されて、前記ディザ処理さ
れた信号（ＤＩＶ’）と前記第２の分周信号とを受け取
り、前記ディザ処理された信号の位相が前記第２の分周
信号の位相よりも進んでいるときに第１の出力状態の出
力を生成し、前記ディザ処理された信号の位相が前記第
２の分周信号の位相よりも遅れているときに第２の出力
状態の出力を生成する位相極性指示器（１３）をさらに
備えて成ることを特徴とする実施態様７に記載の位相検
出器（２０）。
２の分周器（５ｂ）とに結合されて、前記ディザ処理さ
れた信号（ＤＩＶ’）と前記第２の分周信号とを受け取
り、前記ディザ処理された信号の位相が前記第２の分周
信号の位相よりも進んでいるときに第１の出力状態の出
力を生成し、前記ディザ処理された信号の位相が前記第
２の分周信号の位相よりも遅れているときに第２の出力
状態の出力を生成する位相極性指示器（１３）をさらに
備えて成ることを特徴とする実施態様７に記載の位相検
出器（２０）。
【００２３】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、２つの印加アナログ信号間の位相差に対して
線形関係を有するディジタル出力を生成することができ
る。
とにより、２つの印加アナログ信号間の位相差に対して
線形関係を有するディジタル出力を生成することができ
る。
【図１】本発明の第１の好ましい実施形態によって構成
されたディジタル位相検出器を示す図である。
されたディジタル位相検出器を示す図である。
【図２】図１のディジタル位相検出器に組み込まれたパ
ルス発生器を示す図である。
ルス発生器を示す図である。
【図３】ディジタル位相検出器に組み込まれたディザ発
生器を示す図である。
生器を示す図である。
【図４】本発明の第２の好ましい実施形態によって構成
されたディジタル位相検出器を示す図である。
されたディジタル位相検出器を示す図である。
【符号の説明】 １：入力 ２：入力 ３：出力 ５ａ、５ｂ：分周器 ７：パルス発生器 ８：ゲート・パルス ９：カウンタ １０：ディジタル位相検出器 １１：ディザ発生器 １３：極性ビット発生器 １５：エンコーダ １７：論理遅延ブロック １８：素子 １９：ＰＲＮ発生器 ２０：ディジタル位相検出器
Claims (1)
- 【請求項１】入力信号と基準信号との間の位相差に従っ
てディジタル出力を生成する位相検出器であって、 前記基準信号を受け取り、該基準信号の周波数を分周し
て第１の分周信号を生成する第１の分周器と、 前記入力信号を受け取り、該入力信号の周波数を分周し
て第２の分周信号を生成する第２の分周器と、 前記第１の分周器に結合されて、前記第１の分周信号を
受け取り、該第１の分周信号にランダムなタイミング変
動を導入するディザ発生器と、 前記ディザ発生器に結合されて、第１の入力において前
記第１の分周信号を受け取り、第２の入力において前記
第２の分周信号を受け取って、前記第１の分周信号と前
記第２の分周信号との対応する振幅遷移間の時間差によ
って決定される持続時間を有するパルスを生成するパル
ス発生器と、 前記パルス発生器に結合されて、前記パルスと前記基準
信号とを受け取り、前記パルスの持続時間内における前
記基準信号のサイクル数を計数し、該サイクルの計数値
を表わすディジタル出力を生成するカウンタと、 を備えて成る位相検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US873,494 | 1997-06-12 | ||
| US08/873,494 US5883536A (en) | 1997-06-12 | 1997-06-12 | Digital phase detector device ultilizing dither generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1188062A true JPH1188062A (ja) | 1999-03-30 |
Family
ID=25361747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175404A Pending JPH1188062A (ja) | 1997-06-12 | 1998-06-08 | ディジタル位相検出器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5883536A (ja) |
| JP (1) | JPH1188062A (ja) |
| DE (1) | DE19807027C2 (ja) |
| GB (1) | GB2326295B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2333916B (en) * | 1998-01-09 | 2001-08-01 | Plessey Semiconductors Ltd | A phase detector |
| US6961850B1 (en) | 1999-04-21 | 2005-11-01 | Recording Industry Association Of America | Method and system for minimizing pirating and/or unauthorized copying and/or unauthorized access of/to data on/from data media including compact discs and digital versatile discs |
| US6661862B1 (en) | 2000-05-26 | 2003-12-09 | Adtran, Inc. | Digital delay line-based phase detector |
| US7839178B2 (en) * | 2002-08-20 | 2010-11-23 | Seagate Technology Llc | High speed digital phase/frequency comparator for phase locked loops |
| US20080099705A1 (en) * | 2006-10-25 | 2008-05-01 | Enfield Technologies, Llc | Retaining element for a mechanical component |
| US7667446B2 (en) * | 2007-01-11 | 2010-02-23 | Infineon Technologies Ag | Method for controlling current in a load |
| EP2130300B1 (de) * | 2007-03-26 | 2010-09-01 | KEYMILE GmbH | Verfahren zur erzeugung einer taktfrequenz |
| US7872845B2 (en) * | 2007-03-30 | 2011-01-18 | Infineon Technologies Ag | Control system |
| US8081013B1 (en) * | 2010-07-13 | 2011-12-20 | Amlogic Co., Ltd. | Digital phase and frequency detector |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374438A (en) * | 1980-07-21 | 1983-02-15 | Rca Corporation | Digital frequency and phase lock loop |
| US4599570A (en) * | 1982-07-21 | 1986-07-08 | Sperry Corporation | Phase detector with independent offset correction |
| US4519091A (en) * | 1983-08-03 | 1985-05-21 | Hewlett-Packard Company | Data capture in an uninterrupted counter |
| US4654586A (en) * | 1985-06-10 | 1987-03-31 | The United States Of America As Represented By The Secretary Of The Air Force | Digital phase meter apparatus |
| GB2229592A (en) * | 1989-03-22 | 1990-09-26 | Philips Electronic Associated | Phase detectors |
| GB8924203D0 (en) * | 1989-10-27 | 1989-12-13 | Ncr Co | Delay measuring circuit |
| US5019786A (en) * | 1989-11-17 | 1991-05-28 | The United States Of America As Represented By The United States Department Of Energy | Phase measurement system using a dithered clock |
| US5488641A (en) * | 1992-12-10 | 1996-01-30 | Northern Telecom Limited | Digital phase-locked loop circuit |
-
1997
- 1997-06-12 US US08/873,494 patent/US5883536A/en not_active Expired - Lifetime
-
1998
- 1998-02-19 DE DE19807027A patent/DE19807027C2/de not_active Expired - Lifetime
- 1998-06-08 GB GB9812342A patent/GB2326295B/en not_active Expired - Fee Related
- 1998-06-08 JP JP10175404A patent/JPH1188062A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE19807027C2 (de) | 2000-03-09 |
| GB9812342D0 (en) | 1998-08-05 |
| US5883536A (en) | 1999-03-16 |
| GB2326295B (en) | 2001-05-02 |
| GB2326295A (en) | 1998-12-16 |
| DE19807027A1 (de) | 1998-12-17 |
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