JP2789933B2 - デジタル積分回路 - Google Patents
デジタル積分回路Info
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- JP2789933B2 JP2789933B2 JP13455392A JP13455392A JP2789933B2 JP 2789933 B2 JP2789933 B2 JP 2789933B2 JP 13455392 A JP13455392 A JP 13455392A JP 13455392 A JP13455392 A JP 13455392A JP 2789933 B2 JP2789933 B2 JP 2789933B2
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Description
【０００１】
【産業上の利用分野】本発明はデジタル積分回路に関
し、特に、正負の符号ビットなどの１ビット分の信号を
積分するアップダウンカウンタを用いたデジタル積分回
路に関する。
し、特に、正負の符号ビットなどの１ビット分の信号を
積分するアップダウンカウンタを用いたデジタル積分回
路に関する。
【０００２】
【従来の技術】電気信号を積分するための積分回路とし
ては、被積分信号を、出力端から入力端へ容量を介して
帰還が掛けられた高利得広帯域の直流増幅器に抵抗を介
して入力し、この容量の積分作用によって増幅器の出力
端に積分信号を得る型のアナログ積分回路が広く用いら
れている。
ては、被積分信号を、出力端から入力端へ容量を介して
帰還が掛けられた高利得広帯域の直流増幅器に抵抗を介
して入力し、この容量の積分作用によって増幅器の出力
端に積分信号を得る型のアナログ積分回路が広く用いら
れている。
【０００３】このような積分回路におけるアナログ信号
処理をデジタル信号処理に置き換えてこれにより積分す
るには、アナログの被積分信号を複数ビットのデジタル
信号に変換して積分を行う必要があるのであるが、例え
ば、フィードバックループにおける誤差信号の積分回路
などのように、基準に対する誤差信号の平均がゼロとな
るように制御する制御ループにおいて使用される積分回
路には、簡易的に誤差信号の正負の符号ビットの１ビッ
ト分の積分回路が使用されている。そこでは、被積分信
号をＡＤ変換器あるいはコンパレータによりデジタル信
号に変換し、その信号の符号ビットをカウントアップダ
ウン信号とし、符号が正の場合はこれをカウントアップ
し、負の場合はカウントダウンするアップダウンカウン
タが使用されている。
処理をデジタル信号処理に置き換えてこれにより積分す
るには、アナログの被積分信号を複数ビットのデジタル
信号に変換して積分を行う必要があるのであるが、例え
ば、フィードバックループにおける誤差信号の積分回路
などのように、基準に対する誤差信号の平均がゼロとな
るように制御する制御ループにおいて使用される積分回
路には、簡易的に誤差信号の正負の符号ビットの１ビッ
ト分の積分回路が使用されている。そこでは、被積分信
号をＡＤ変換器あるいはコンパレータによりデジタル信
号に変換し、その信号の符号ビットをカウントアップダ
ウン信号とし、符号が正の場合はこれをカウントアップ
し、負の場合はカウントダウンするアップダウンカウン
タが使用されている。
【０００４】上述のようなデジタル積分回路としては、
従来、図５にその構成の一例を示すようなデジタル積分
回路が用いられている。図５を参照すると、このデジタ
ル積分回路は、アナログの被積分信号が入力されるコン
パレータ１と、コンパレータ１の出力信号を入力とする
アップダウンカウンタ（以後、カウンタと記す）２とか
らなっている。コンパレータ１は、被積分信号入力端子
３に入力されるアナログ信号ＳＡを、外部からのクロッ
ク信号ＣＬＫによってサンプリングし、そのサンプリン
グ時のアナログ信号ＳＡの極性が正ならばハイレベル、
負ならばロウレベルのアップダウン信号ＵＤを出力す
る。カウンタ２は、コンパレータ１から信号入力端子４
に入力されるアップダウン信号ＵＤを、クロック信号Ｃ
ＬＫのタイミングで読込み、そのレベルがハイレベルで
ある場合はこれをカウントアップ信号（以後、アップ信
号と記す）としてカウントアップし、ロウレベルである
場合はこれをカウントダウン信号（以後、ダウン信号と
記す）としてカウントダウンし、カウント結果を積分値
ＳＯとして積分値出力端子５から出力する。尚、アナロ
グの被積分信号ＳＡからデジタルのアップダウン信号Ｕ
Ｄを生成するものとしては、コンパレータ１の代りにＡ
Ｄ変換器を用い、ＡＤ変換して得られる複数ビットのデ
ジタル信号から、符号ビットの信号をアップダウン信号
ＵＤとして出力する構成のものでもよい。或いは、ＡＤ
変換器の出力信号に更にデジタル信号処理を施した結果
のデジタル信号の符号ビットを用いる構成であってもよ
い。
従来、図５にその構成の一例を示すようなデジタル積分
回路が用いられている。図５を参照すると、このデジタ
ル積分回路は、アナログの被積分信号が入力されるコン
パレータ１と、コンパレータ１の出力信号を入力とする
アップダウンカウンタ（以後、カウンタと記す）２とか
らなっている。コンパレータ１は、被積分信号入力端子
３に入力されるアナログ信号ＳＡを、外部からのクロッ
ク信号ＣＬＫによってサンプリングし、そのサンプリン
グ時のアナログ信号ＳＡの極性が正ならばハイレベル、
負ならばロウレベルのアップダウン信号ＵＤを出力す
る。カウンタ２は、コンパレータ１から信号入力端子４
に入力されるアップダウン信号ＵＤを、クロック信号Ｃ
ＬＫのタイミングで読込み、そのレベルがハイレベルで
ある場合はこれをカウントアップ信号（以後、アップ信
号と記す）としてカウントアップし、ロウレベルである
場合はこれをカウントダウン信号（以後、ダウン信号と
記す）としてカウントダウンし、カウント結果を積分値
ＳＯとして積分値出力端子５から出力する。尚、アナロ
グの被積分信号ＳＡからデジタルのアップダウン信号Ｕ
Ｄを生成するものとしては、コンパレータ１の代りにＡ
Ｄ変換器を用い、ＡＤ変換して得られる複数ビットのデ
ジタル信号から、符号ビットの信号をアップダウン信号
ＵＤとして出力する構成のものでもよい。或いは、ＡＤ
変換器の出力信号に更にデジタル信号処理を施した結果
のデジタル信号の符号ビットを用いる構成であってもよ
い。
【０００５】
【発明が解決しようとする課題】上述した従来のデジタ
ル積分回路は、過去のデータが無限に積み重ねられ消滅
しない構成となっている。このため、長時間に渡る積分
時にはカウンタ２がオーバーフローを起こす可能性があ
る。即ち、被積分値がガウスノイズの様な小さな値で平
均値が０の正、負のランダムデータの場合、ＡＤ変換部
（例えばコンパレータ１）の不完全性により微小な直流
バイアス電圧が重畳されると、ほんとうの積分値は０で
あるべきものが、正あるいは負の方向に発散してしま
い、オーバーフローを起こしてしまうことがある。
ル積分回路は、過去のデータが無限に積み重ねられ消滅
しない構成となっている。このため、長時間に渡る積分
時にはカウンタ２がオーバーフローを起こす可能性があ
る。即ち、被積分値がガウスノイズの様な小さな値で平
均値が０の正、負のランダムデータの場合、ＡＤ変換部
（例えばコンパレータ１）の不完全性により微小な直流
バイアス電圧が重畳されると、ほんとうの積分値は０で
あるべきものが、正あるいは負の方向に発散してしま
い、オーバーフローを起こしてしまうことがある。
【０００６】これを防ぐには、前述のアナログ積分回路
では、積分を行う帰還容量に並列に高抵抗の抵抗素子を
接続し、チャージ電荷を常に微量つづ放電させることが
行われる。これにより被積分値が十分小さい場合が長時
間続くと積分電圧が０となるような回路を実現してい
る。
では、積分を行う帰還容量に並列に高抵抗の抵抗素子を
接続し、チャージ電荷を常に微量つづ放電させることが
行われる。これにより被積分値が十分小さい場合が長時
間続くと積分電圧が０となるような回路を実現してい
る。
【０００７】しかし、デジタル積分回路では、アップダ
ウン信号のカウント数を積分値とすることから、一度カ
ウントされたものはその影響が恒久的に残る。従って、
被積分値が十分小さく、平均値がほぼ０となる状態が続
いても過去のデータの蓄積効果により積分値は０にはな
らないことが多く、時間とともにオーバーフローを起こ
し、システム上問題となる。
ウン信号のカウント数を積分値とすることから、一度カ
ウントされたものはその影響が恒久的に残る。従って、
被積分値が十分小さく、平均値がほぼ０となる状態が続
いても過去のデータの蓄積効果により積分値は０にはな
らないことが多く、時間とともにオーバーフローを起こ
し、システム上問題となる。
【０００８】このように、長時間に渡る積分値が０とな
るべきランダムな信号を入力し積分するデジタル積分回
路には、カウンタのオーバーフローを防止するため、過
去の蓄積されたデータの効果が時間とともに少しずつ減
少していくような、なんらかの改善が求められる。
るべきランダムな信号を入力し積分するデジタル積分回
路には、カウンタのオーバーフローを防止するため、過
去の蓄積されたデータの効果が時間とともに少しずつ減
少していくような、なんらかの改善が求められる。
【０００９】
【課題を解決するための手段】本発明のデジタル積分回
路は、外部から入力されるアナログ信号の極性を所定の
タイミングでサンプリングし、極性の正負に対応した二
値レベルの電位を持つアップダウン信号に変換して出力
するＡＤ変換手段と、前記アップダウン信号を、前記タ
イミングにおける電位レベルに応じてアップ信号として
カウントアップしまたはダウン信号としてカウントダウ
ンして出力するアップダウンカウンタとを備え、前記ア
ナログ信号を被積分信号とし前記アップダウンカウンタ
の出力信号を積分値とする型のデジタル積分回路におい
て、前記ＡＤ変換手段と前記アップダウンカウンタとの
間に、外部からパルス状制御信号を入力され、前記積分
値が正の場合には、前記制御信号の入力後に前記ＡＤ変
換手段から最初に入力されるアップ信号から１カウント
分のダウン信号を生成し、ダウン信号を１カウント分増
加して前記アップダウンカウンタに送出し、前記積分値
が負の場合には、前記制御信号入力後の最初のダウン信
号から１カウント分のアップ信号を生成し、アップ信号
を１ワンカウント分増加して前記アップダウンカウンタ
に送出するアップダウン信号制御回路を設けたことを特
徴としている。
路は、外部から入力されるアナログ信号の極性を所定の
タイミングでサンプリングし、極性の正負に対応した二
値レベルの電位を持つアップダウン信号に変換して出力
するＡＤ変換手段と、前記アップダウン信号を、前記タ
イミングにおける電位レベルに応じてアップ信号として
カウントアップしまたはダウン信号としてカウントダウ
ンして出力するアップダウンカウンタとを備え、前記ア
ナログ信号を被積分信号とし前記アップダウンカウンタ
の出力信号を積分値とする型のデジタル積分回路におい
て、前記ＡＤ変換手段と前記アップダウンカウンタとの
間に、外部からパルス状制御信号を入力され、前記積分
値が正の場合には、前記制御信号の入力後に前記ＡＤ変
換手段から最初に入力されるアップ信号から１カウント
分のダウン信号を生成し、ダウン信号を１カウント分増
加して前記アップダウンカウンタに送出し、前記積分値
が負の場合には、前記制御信号入力後の最初のダウン信
号から１カウント分のアップ信号を生成し、アップ信号
を１ワンカウント分増加して前記アップダウンカウンタ
に送出するアップダウン信号制御回路を設けたことを特
徴としている。
【００１０】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の構成
を示すブロック図である。図１を参照すると、本実施例
が図５に示す従来のデジタル積分回路と異なるのは、コ
ンパレータ１とカウンタ２との間に、アップダウン信号
制御回路（以後、制御回路と記す）６が設けられている
点である。
を参照して説明する。図１は、本発明の一実施例の構成
を示すブロック図である。図１を参照すると、本実施例
が図５に示す従来のデジタル積分回路と異なるのは、コ
ンパレータ１とカウンタ２との間に、アップダウン信号
制御回路（以後、制御回路と記す）６が設けられている
点である。
【００１１】ここで、制御回路６に制御信号ＳＣが入力
されない時は、制御回路６に入力されたアップダウン信
号ＵＤは変化せずそのまま出力され、カウンタ２の信号
入力端子４に入力され、クロック信号ＣＬＫによってア
ップ信号としてカウントアップされ、又は、ダウン信号
としてカウントダウンされて積分される。
されない時は、制御回路６に入力されたアップダウン信
号ＵＤは変化せずそのまま出力され、カウンタ２の信号
入力端子４に入力され、クロック信号ＣＬＫによってア
ップ信号としてカウントアップされ、又は、ダウン信号
としてカウントダウンされて積分される。
【００１２】次に、制御回路６にパルス状の制御信号Ｓ
Ｃが入力された時は、その後制御回路６に入力されたア
ップダウン信号ＵＤは、積分値ＳＯの符号に応じて、符
号が正ならばダウン信号を１カウント分増やされ、一
方、積分値ＳＯの符号が負ならばアップ信号を１カウン
ト分増やされて制御回路６から出力され、カウンタ２で
クロック信号ＣＬＫによって積分（カウント）される。
その結果、積分値ＳＯが正であれば、ダウン信号が１個
増加することにより、本来の積分値より２カウント分
（ダウン信号が１個増加するとアップ信号が１個へるの
で、２カウントとなる）減少する。逆に、積分値ＳＯが
負であれば、同様に本来の積分値より２カウント分増加
する。いずれも、制御信号パルスを受けると積分値が０
側へ引き戻される。この動作をアナログ積分回路と比較
すると、積分された電荷がディスチャージするのと同じ
効果をもたらすことがわかる。
Ｃが入力された時は、その後制御回路６に入力されたア
ップダウン信号ＵＤは、積分値ＳＯの符号に応じて、符
号が正ならばダウン信号を１カウント分増やされ、一
方、積分値ＳＯの符号が負ならばアップ信号を１カウン
ト分増やされて制御回路６から出力され、カウンタ２で
クロック信号ＣＬＫによって積分（カウント）される。
その結果、積分値ＳＯが正であれば、ダウン信号が１個
増加することにより、本来の積分値より２カウント分
（ダウン信号が１個増加するとアップ信号が１個へるの
で、２カウントとなる）減少する。逆に、積分値ＳＯが
負であれば、同様に本来の積分値より２カウント分増加
する。いずれも、制御信号パルスを受けると積分値が０
側へ引き戻される。この動作をアナログ積分回路と比較
すると、積分された電荷がディスチャージするのと同じ
効果をもたらすことがわかる。
【００１３】図２に、制御回路６の一例を具体的に示
す。ここで、アップダウン信号入力端子（以後、ＵＤ入
力端子と記す）７へのアップダウン信号ＵＤは、Ｈレベ
ルがアップ信号、Ｌレベルがダウン信号とする。また、
制御信号入力端子（以後、ＳＣ入力端子と記す）８への
パルス制御信号ＳＣはＬレベルのパルスとし、極性信号
入力端子（以後、ＳＰ入力端子と記す）９への極性信号
ＳＰは正がＬレベル、負がＨレベルとする。またこれら
の信号は、全てクロック入力端子１０へのクロック信号
ＣＬＫとほぼ立ち上がり一致で入力されるものとする。
す。ここで、アップダウン信号入力端子（以後、ＵＤ入
力端子と記す）７へのアップダウン信号ＵＤは、Ｈレベ
ルがアップ信号、Ｌレベルがダウン信号とする。また、
制御信号入力端子（以後、ＳＣ入力端子と記す）８への
パルス制御信号ＳＣはＬレベルのパルスとし、極性信号
入力端子（以後、ＳＰ入力端子と記す）９への極性信号
ＳＰは正がＬレベル、負がＨレベルとする。またこれら
の信号は、全てクロック入力端子１０へのクロック信号
ＣＬＫとほぼ立ち上がり一致で入力されるものとする。
【００１４】まず、ＳＣ入力端子８からパルス制御信号
ＳＣのＬレベルが入力されると、第１，第２のＳＲフリ
ップフロップ（以後、ＳＲ−ＦＦと記す）１１Ａ，１１
Ｂがリセットされ、第１のＳＲ−ＦＦのＱＢ出力（Ｈレ
ベル）により、２入力ＡＮＤゲート１２が導通モードと
なり、ＵＤ入力端子７からのアップダウン信号ＵＤをそ
のまま出力する。パルス制御信号ＳＣ入力後で最初のア
ップ信号（Ｈレベル）がＵＤ入力端子７から入力された
とき、第１のＥＸ−ＯＲゲート１３Ａは反転モードとな
り、ＵＤ入力端子７からのアップ信号（Ｈレベル）を反
転し出力する。又、第１のＤフリップフロップ（以後、
Ｄ−ＦＦと記す）１４Ａは、２入力ＡＮＤゲート１２か
ら出力されたＨレベル信号（レベル反転信号）を次のク
ロックタイミングでラッチし、ＱＢ出力より出力される
セット信号（Ｌレベル）により第１のＳＲ−ＦＦ１１Ａ
をセットし、２入力ＡＮＤゲート１２を非導通モード
（Ｌレベル固定）とする。これにより第１のＥＸ−ＯＲ
ゲート１３Ａは再び非反転モードとなり、ＵＤ入力端子
７からのアップダウン信号をそのまま出力する。そし
て、この状態は、次のパルス制御信号ＳＣが入力される
まで維持される。これにより、第１のＥＸ−ＯＲゲート
１３Ａの出力は、ＳＣ入力端子８からの制御パルスが入
った時点以降の、最初のアップ信号（Ｈレベル）を１ク
ロックの期間だけ（１カウント分だけ）ダウン信号へ反
転させる。
ＳＣのＬレベルが入力されると、第１，第２のＳＲフリ
ップフロップ（以後、ＳＲ−ＦＦと記す）１１Ａ，１１
Ｂがリセットされ、第１のＳＲ−ＦＦのＱＢ出力（Ｈレ
ベル）により、２入力ＡＮＤゲート１２が導通モードと
なり、ＵＤ入力端子７からのアップダウン信号ＵＤをそ
のまま出力する。パルス制御信号ＳＣ入力後で最初のア
ップ信号（Ｈレベル）がＵＤ入力端子７から入力された
とき、第１のＥＸ−ＯＲゲート１３Ａは反転モードとな
り、ＵＤ入力端子７からのアップ信号（Ｈレベル）を反
転し出力する。又、第１のＤフリップフロップ（以後、
Ｄ−ＦＦと記す）１４Ａは、２入力ＡＮＤゲート１２か
ら出力されたＨレベル信号（レベル反転信号）を次のク
ロックタイミングでラッチし、ＱＢ出力より出力される
セット信号（Ｌレベル）により第１のＳＲ−ＦＦ１１Ａ
をセットし、２入力ＡＮＤゲート１２を非導通モード
（Ｌレベル固定）とする。これにより第１のＥＸ−ＯＲ
ゲート１３Ａは再び非反転モードとなり、ＵＤ入力端子
７からのアップダウン信号をそのまま出力する。そし
て、この状態は、次のパルス制御信号ＳＣが入力される
まで維持される。これにより、第１のＥＸ−ＯＲゲート
１３Ａの出力は、ＳＣ入力端子８からの制御パルスが入
った時点以降の、最初のアップ信号（Ｈレベル）を１ク
ロックの期間だけ（１カウント分だけ）ダウン信号へ反
転させる。
【００１５】次に、パルス制御信号ＳＣによりリセット
された第２のＳＲ−ＦＦ１１ＢからのＱ出力（Ｌレベ
ル）により、２入力ＮＯＲゲート１５が導通モードとな
り、ＵＤ入力端子７からのアップダウン信号ＵＤを反転
極性で出力する。パルス制御信号ＳＣ入力後で最初のダ
ウン信号（Ｌレベル）がＵＤ入力端子７から入力された
時、第２のＥＸ−ＯＲゲート１３Ｂは反転モードとな
り、ＵＤ入力端子からのダウン信号（Ｌレベル）を反転
し出力する。又、第２のＤ−ＦＦ１４Ｂは、２入力ＮＯ
Ｒゲート１５から出力されたＨレベル信号（レベル反転
信号）を次のクロックタイミングでラッチし、ＱＢ出力
より出力されるセット信号（Ｌレベル）により第２のＳ
Ｒ−ＦＦ１１Ｂをセットし、２入力ＮＯＲゲートを非導
通モード（Ｌレベル固定）とする。これにより、第２の
ＥＸ−ＯＲゲート１３Ｂは再び非反転モードとなり、Ｕ
Ｄ入力端子７からのアップダウン信号をそのまま出力す
る。そして、この状態は、次のパルス制御信号ＳＣが入
力されるまで維持される。これにより、第２のＥＸ−Ｏ
Ｒゲート１３Ｂの出力は、ＳＣ入力端子８からの制御パ
ルスが入った時点以降の、最初のダウン信号（Ｌレベ
ル）を１クロックの期間だけ（１カウント分だけ）アッ
プ信号へ反転させる。そして、ＳＰ入力端子９から入力
される積分値の極性信号ＳＰにより、信号出力端子１６
直前のセレクタ１７で、積分値ＳＯが正ならば第１のＥ
Ｘ−ＯＲゲート１３Ａの出力を選択し、負ならば第２の
ＥＸ−ＯＲゲート１３Ｂの出力を選択する。
された第２のＳＲ−ＦＦ１１ＢからのＱ出力（Ｌレベ
ル）により、２入力ＮＯＲゲート１５が導通モードとな
り、ＵＤ入力端子７からのアップダウン信号ＵＤを反転
極性で出力する。パルス制御信号ＳＣ入力後で最初のダ
ウン信号（Ｌレベル）がＵＤ入力端子７から入力された
時、第２のＥＸ−ＯＲゲート１３Ｂは反転モードとな
り、ＵＤ入力端子からのダウン信号（Ｌレベル）を反転
し出力する。又、第２のＤ−ＦＦ１４Ｂは、２入力ＮＯ
Ｒゲート１５から出力されたＨレベル信号（レベル反転
信号）を次のクロックタイミングでラッチし、ＱＢ出力
より出力されるセット信号（Ｌレベル）により第２のＳ
Ｒ−ＦＦ１１Ｂをセットし、２入力ＮＯＲゲートを非導
通モード（Ｌレベル固定）とする。これにより、第２の
ＥＸ−ＯＲゲート１３Ｂは再び非反転モードとなり、Ｕ
Ｄ入力端子７からのアップダウン信号をそのまま出力す
る。そして、この状態は、次のパルス制御信号ＳＣが入
力されるまで維持される。これにより、第２のＥＸ−Ｏ
Ｒゲート１３Ｂの出力は、ＳＣ入力端子８からの制御パ
ルスが入った時点以降の、最初のダウン信号（Ｌレベ
ル）を１クロックの期間だけ（１カウント分だけ）アッ
プ信号へ反転させる。そして、ＳＰ入力端子９から入力
される積分値の極性信号ＳＰにより、信号出力端子１６
直前のセレクタ１７で、積分値ＳＯが正ならば第１のＥ
Ｘ−ＯＲゲート１３Ａの出力を選択し、負ならば第２の
ＥＸ−ＯＲゲート１３Ｂの出力を選択する。
【００１６】図３は、図２に示した制御回路の動作時に
おける各信号のタイミング関係を表わすタイミングチャ
ートである。ここで、アップダウン信号（制御信号６入
力信号および出力信号）は、Ｈ（ハイレベル）をアップ
信号とし、Ｌ（ロウレベル）をダウン信号とする。制御
信号ＳＣは、Ｈを「制御信号なし」とし、Ｌが「制御信
号あり」とする。極性信号ＳＰは、積分値ＳＯの符号が
正の時にＬとなり、負の時にＨになるものとする。図２
を参照すると、積分値ＳＯの符号が正で極性信号ＳＰが
Ｌの時（時刻Ｔ1 〜Ｔ49）、時刻Ｔ7 でパルス制御信号
ＳＣが入力されると、時刻Ｔ10でアップダウン信号ＵＤ
のＨが制御回路６に入力された時に、それをＬのダウン
信号に変換し出力していることがわかる。これにより、
時刻Ｔ10の時点で、ダウン信号が１カウント分増やされ
て出力されている。同様に、時刻Ｔ16の制御パルスによ
り時刻Ｔ18で、時刻Ｔ23の制御パルスにより同時刻Ｔ23
で、時刻Ｔ34の制御パルスにより時刻Ｔ36で、時刻Ｔ43
の制御パルスにより時刻Ｔ44でダウン信号が１カウント
分増やされて出力されている。
おける各信号のタイミング関係を表わすタイミングチャ
ートである。ここで、アップダウン信号（制御信号６入
力信号および出力信号）は、Ｈ（ハイレベル）をアップ
信号とし、Ｌ（ロウレベル）をダウン信号とする。制御
信号ＳＣは、Ｈを「制御信号なし」とし、Ｌが「制御信
号あり」とする。極性信号ＳＰは、積分値ＳＯの符号が
正の時にＬとなり、負の時にＨになるものとする。図２
を参照すると、積分値ＳＯの符号が正で極性信号ＳＰが
Ｌの時（時刻Ｔ1 〜Ｔ49）、時刻Ｔ7 でパルス制御信号
ＳＣが入力されると、時刻Ｔ10でアップダウン信号ＵＤ
のＨが制御回路６に入力された時に、それをＬのダウン
信号に変換し出力していることがわかる。これにより、
時刻Ｔ10の時点で、ダウン信号が１カウント分増やされ
て出力されている。同様に、時刻Ｔ16の制御パルスによ
り時刻Ｔ18で、時刻Ｔ23の制御パルスにより同時刻Ｔ23
で、時刻Ｔ34の制御パルスにより時刻Ｔ36で、時刻Ｔ43
の制御パルスにより時刻Ｔ44でダウン信号が１カウント
分増やされて出力されている。
【００１７】次に、時刻Ｔ50で極性信号ＳＰがＨ（積分
値ＳＯの符号が負）になって、時刻Ｔ56でパルス制御信
号ＳＣが入力されると、同時刻Ｔ56でＬのダウン信号入
力をＨのアップ信号に変換して出力していることがわか
る。これにより、時刻Ｔ56の時点でアップ信号が１カウ
ント分増やされて出力されている。同様に、時刻Ｔ65の
制御パルスにより同時刻Ｔ65で、時刻Ｔ72の制御パルス
により時刻Ｔ75でアップ信号が１カウント分増やされて
出力されている。
値ＳＯの符号が負）になって、時刻Ｔ56でパルス制御信
号ＳＣが入力されると、同時刻Ｔ56でＬのダウン信号入
力をＨのアップ信号に変換して出力していることがわか
る。これにより、時刻Ｔ56の時点でアップ信号が１カウ
ント分増やされて出力されている。同様に、時刻Ｔ65の
制御パルスにより同時刻Ｔ65で、時刻Ｔ72の制御パルス
により時刻Ｔ75でアップ信号が１カウント分増やされて
出力されている。
【００１８】以上のことから、従来のデジタル積分回路
に図２に示す制御回路を設けることにより、積分回路中
のカウンタで、微小なバイアスなどによって積分値がド
リフトしたり、発散したりするのを防止できることが分
る。
に図２に示す制御回路を設けることにより、積分回路中
のカウンタで、微小なバイアスなどによって積分値がド
リフトしたり、発散したりするのを防止できることが分
る。
【００１９】図２に示した制御回路では、制御信号ＳＣ
が入力されるフリップフロップとしてＳＲフリップフロ
ップ１１Ａ，１１Ｂを用いた例を示したが、これら２つ
のＳＲフリップフロップをそれぞれ、Ｄフリップフロッ
プに換えて同一の動作を行う制御回路を構成することも
できる。図４は、制御回路の他の例を示す回路図であ
る。図４を参照すると、この制御回路では、図２に示さ
れる制御回路中の第１のＳＲ−ＦＦ１１Ａおよび第２の
ＳＲ−ＦＦ１１Ｂが、リセット付きでデータ入力端をＨ
レベルに固定された第１のＤ−ＦＦ１８Ａおよび第２の
Ｄ−ＦＦ１８Ｂに置き換えられている。これら２つのＤ
−ＦＦは、リセット入力端にパルス制御信号ＳＣが入力
され、クロック入力端には、第１のＤ−ＦＦ１４Ａまた
は第２のＤ−ＦＦ１４ＢのＱ出力がセット信号として入
力されている。図４に示される制御回路では、上記の２
つのＤ−ＦＦ１８Ａ，１８Ｂが、制御信号ＳＣのパルス
で出力をリセットされ、セット信号でデータを読み込み
Ｈレベルの信号を出力することにより、図２に示される
制御信号回路と同様の動作を行なう。
が入力されるフリップフロップとしてＳＲフリップフロ
ップ１１Ａ，１１Ｂを用いた例を示したが、これら２つ
のＳＲフリップフロップをそれぞれ、Ｄフリップフロッ
プに換えて同一の動作を行う制御回路を構成することも
できる。図４は、制御回路の他の例を示す回路図であ
る。図４を参照すると、この制御回路では、図２に示さ
れる制御回路中の第１のＳＲ−ＦＦ１１Ａおよび第２の
ＳＲ−ＦＦ１１Ｂが、リセット付きでデータ入力端をＨ
レベルに固定された第１のＤ−ＦＦ１８Ａおよび第２の
Ｄ−ＦＦ１８Ｂに置き換えられている。これら２つのＤ
−ＦＦは、リセット入力端にパルス制御信号ＳＣが入力
され、クロック入力端には、第１のＤ−ＦＦ１４Ａまた
は第２のＤ−ＦＦ１４ＢのＱ出力がセット信号として入
力されている。図４に示される制御回路では、上記の２
つのＤ−ＦＦ１８Ａ，１８Ｂが、制御信号ＳＣのパルス
で出力をリセットされ、セット信号でデータを読み込み
Ｈレベルの信号を出力することにより、図２に示される
制御信号回路と同様の動作を行なう。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
アップダウンカウンタを用いたデジタル積分回路に、ア
ップダウン信号制御回路を追加し、周期的にあるいは任
意の間隔で制御信号パルスを入力することにより、その
制御信号パルス入力の度に、積分値を１カウント分０側
へ引き戻しているので、微小なバイアスによる積分値の
ドリフト、発散を防止することができる。また、制御信
号パルス入力の間隔は任意に設定できるので、アクティ
ブに制御信号パルス入力の間隔を変化させることによ
り、システムに合わせたディスチャージ特性を持たせる
ことができる。そして、このようなディスチャージ特性
を持たせることにより、カウンタのオーバーフローを防
止することができる。
アップダウンカウンタを用いたデジタル積分回路に、ア
ップダウン信号制御回路を追加し、周期的にあるいは任
意の間隔で制御信号パルスを入力することにより、その
制御信号パルス入力の度に、積分値を１カウント分０側
へ引き戻しているので、微小なバイアスによる積分値の
ドリフト、発散を防止することができる。また、制御信
号パルス入力の間隔は任意に設定できるので、アクティ
ブに制御信号パルス入力の間隔を変化させることによ
り、システムに合わせたディスチャージ特性を持たせる
ことができる。そして、このようなディスチャージ特性
を持たせることにより、カウンタのオーバーフローを防
止することができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１中のアップダウン信号制御回路の一例の回
路図である。
路図である。
【図３】図２に示すアップダウン信号制御回路の動作時
の各信号のタイミングチャート図である。
の各信号のタイミングチャート図である。
【図４】図１中のアップダウン信号制御回路の他の例の
回路図である。
回路図である。
【図５】従来のデジタル積分回路の構成の一例を示すブ
ロック図である。
ロック図である。
１ コンパレータ ２ アップダウンカウンタ ３ 被積分信号入力端子 ４ 信号入力端子 ５ 積分値出力端子 ６ アップダウン信号制御回路 ７ ＵＤ入力端子 ８ ＳＣ入力端子 ９ ＳＰ入力端子 １０ クロック入力端子 １１Ａ，１１Ｂ ＳＲ−ＦＦ １２ ＡＮＤゲート １３Ａ，１３Ｂ ＥＸ−ＯＲゲート １４Ａ，１４Ｂ，１８Ａ，１８Ｂ Ｄ−ＦＦ １５ ＮＯＲゲート １６ 信号出力端子 １７ セレクタ
Claims (5)
- 【請求項１】 外部から入力されるアナログ信号の極性
を所定のタイミングでサンプリングし、極性の正負に対
応した二値レベルの電位を持つアップダウン信号に変換
して出力するＡＤ変換手段と、 前記アップダウン信号を、前記タイミングにおける電位
レベルに応じてアップ信号としてカウントアップしまた
はダウン信号としてカウントダウンして出力するアップ
ダウンカウンタとを備え、 前記アナログ信号を被積分信号とし前記アップダウンカ
ウンタの出力信号を積分値とする型のデジタル積分回路
において、 前記ＡＤ変換手段と前記アップダウンカウンタとの間
に、外部からパルス状制御信号を入力され、前記積分値
が正の場合には、前記制御信号の入力後に前記ＡＤ変換
手段から最初に入力されるアップ信号から１カウント分
のダウン信号を生成し、ダウン信号を１カウント分増加
して前記アップダウンカウンタに送出し、前記積分値が
負の場合には、前記制御信号入力後の最初のダウン信号
から１カウント分のアップ信号を生成し、アップ信号を
１カウント分増加して前記アップダウンカウンタに送出
するアップダウン信号制御回路を設けたことを特徴とす
るデジタル積分回路。 - 【請求項２】 請求項１記載のデジタル積分回路におい
て、 前記ＡＤ変換手段は、前記アナログ信号の電圧値を複数
ビットのデジタル信号に変換するＡＤ変換器を含み、こ
のＡＤ変換器が出力する前記デジタル信号、或いはこの
デジタル信号にデジタル信号処理を加えた結果のデジタ
ル信号のいずれかの符号ビットの信号を前記アップダウ
ン信号として出力する構成であることを特徴とするデジ
タル積分回路。 - 【請求項３】 請求項１記載のデジタル積分回路におい
て、 前記ＡＤ変換手段は、前記アナログ信号の電圧値と基準
電圧値とを比較し、その高低関係に対応した二値状態を
有するデジタル信号を出力する型のコンパレータである
ことを特徴とするデジタル積分回路。 - 【請求項４】 請求項１，請求項２または請求項３記載
のデジタル積分回路において、前記アップダウン信号制
御回路は、 前記外部からの制御信号によりリセットされる第１のＳ
Ｒフリップフロップ回路および第２のＳＲフリップフロ
ップ回路と、 前記第１のＳＲフリップフロップ回路のリセット時の出
力信号と前記アップ信号とにより、前記アップ信号のレ
ベル反転信号を生成し出力する第１の２入力ゲートと、 前記第２のＳＲフリップフロップ回路のリセット時の出
力信号と前期ダウン信号とにより、前記ダウン信号のレ
ベル反転信号を生成し出力する第２の２入力ゲートと、 前記第１の２入力ゲートの出力信号を前記外部からのク
ロック信号によって読み込み、前記第１のＳＲフリップ
フロップ回路に第１のセット信号を送出する第１のＤフ
リップフロップ回路と、 前記第２の２入力ゲートの出力信号を前記外部からのク
ロック信号によって読み込み、前記第２のＳＲフリップ
フロップ回路に第２のセット信号を送出する第２のＤフ
リップフロップ回路と、 前記第１の２入力ゲートの出力信号により前記アップ信
号を反転させる第１の排他的論理和回路と、 前記第２の２入力ゲートの出力信号により前記ダウン信
号を反転させる第２の排他的論理和回路と、 前記アップダウンカウンタから出力され前記アップダウ
ンカウンタの積分値の極性を示す極性信号により、前記
積分値が正ならば前記第１の排他的論理和回路の出力信
号を選択し、前記積分値が負ならば前記第２の排他的論
理和回路の出力信号を選択して前記アップダウンカウン
タに送出する構成であることを特徴とするデジタル積分
回路。 - 【請求項５】 請求項４記載のデジタル積分回路におい
て、 前記第１のＳＲフリップフロップ回路を、クロック入力
端に前記第１のセット信号が入力されデータ入力端がＨ
レベルに固定された第３のＤフリップフロップ回路に換
え、 前記第２のＳＲフリップフロップ回路を、クロック入力
端に前記第２のセット信号が入力されデータ入力端がＨ
レベルに固定された第４のＤフリップフロップ回路に換
え、 前記外部からの制御信号を前記第３のＤフリップフロッ
プ回路のリセット入力端および前記第４のＤフリップフ
ロップ回路のリセット入力端に入力し、前記第３のＤフ
リップフロップ回路および前記第４のＤフリップフロッ
プ回路が、前記制御信号によりリセットされ、前記第１
のセット信号および前記第２のセット信号によりデータ
を読み込みＨレベルの信号を出力するように構成された
ことを特徴とするデジタル積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13455392A JP2789933B2 (ja) | 1992-05-27 | 1992-05-27 | デジタル積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13455392A JP2789933B2 (ja) | 1992-05-27 | 1992-05-27 | デジタル積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697829A JPH0697829A (ja) | 1994-04-08 |
| JP2789933B2 true JP2789933B2 (ja) | 1998-08-27 |
Family
ID=15131015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13455392A Expired - Lifetime JP2789933B2 (ja) | 1992-05-27 | 1992-05-27 | デジタル積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789933B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3956582B2 (ja) | 2000-05-30 | 2007-08-08 | ヤマハ株式会社 | Ａ／ｄ変換回路 |
| CN111835355B (zh) * | 2020-07-22 | 2023-07-25 | 中北大学 | 一种基于tdc的高重复速率的时间间隔数字转换器 |
-
1992
- 1992-05-27 JP JP13455392A patent/JP2789933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697829A (ja) | 1994-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980512 |