KR950015049B1 - 디지탈/아날로그 변환기 - Google Patents

디지탈/아날로그 변환기 Download PDF

Info

Publication number
KR950015049B1
KR950015049B1 KR1019930012439A KR930012439A KR950015049B1 KR 950015049 B1 KR950015049 B1 KR 950015049B1 KR 1019930012439 A KR1019930012439 A KR 1019930012439A KR 930012439 A KR930012439 A KR 930012439A KR 950015049 B1 KR950015049 B1 KR 950015049B1
Authority
KR
South Korea
Prior art keywords
latch
decoder
signal
digital
current
Prior art date
Application number
KR1019930012439A
Other languages
English (en)
Other versions
KR950004724A (ko
Inventor
박종석
Original Assignee
금성일렉트론주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론주식회사, 문정환 filed Critical 금성일렉트론주식회사
Priority to KR1019930012439A priority Critical patent/KR950015049B1/ko
Publication of KR950004724A publication Critical patent/KR950004724A/ko
Application granted granted Critical
Publication of KR950015049B1 publication Critical patent/KR950015049B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

내용 없음.

Description

디지탈/아날로그 변환기
제1도는 종래의 기술에 따른 디지탈/아날로그 변환기의 회로도.
제2도는 본 발명에 따른 디지탈/아날로그 변환기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
6 : 디코더 7,8,11 : 래치
10 : 비교검출부 12 : 정전류원
13 : 저항 14 : 전류 조절부
15 : 스위칭부
본 발명은 디지탈/아날로그 변환기에 관한 것으로, 특히 고주파 동작시 발생되는 출력전압의 오차를 보상할 수 있는 디지탈/아날로그 변환기에 관한 것이다.
제1도의 종래의 기술에 따른 디지탈/아날로그(D/A) 변환기의 회로도이다.
디지탈(digital)신호는 일단 디코더(decoder)(5)에 인가되어 2진화되고, 입력클럭(clock)에 동기되는 래치(latch)(4)에 저장되었다가, 각각의 정전류원(2)을 갖는 스위치(switch)(3)들을 개방(open) 또는 단락(short)시키게 된다. 이때 상기 정전류원(2)은 항상 일정한 전류를 가지기 때문에 상기 스위치(3)가 개방된 노드(node)에서 전류가 흐르지 않고, 스위치(3)가 단락된 노드에는 일정값의 전류가 흐르게 되어, 상기 스위치(3)들과 공통으로 연결된 저항(R1)(1)에 단락된 스위치(3)의 갯수에 비례하는 전류가 인가됨으로써 출력전압(Vont)이 결정된다. 즉 상기 디코더(5)에서는 출력되는 2진비트(bit)수에 따라 출력전압(Vout)이 결정되는 것이다.
이러한 D/A변환기는 상기 2진 비트수가 적을때는 유효하나, 2진 입력비트수가 많아지게 되거나 고주파의 경우에는 빠른 속도로 출력전압값이 큰 폭으로 변해야 하는데 실제의 경우 정전류원이 일정한 전류를 흐르게 하기 때문에 전류량을 크레 변화시키는 것은 어렵다. 이에따라 출력전압이 사용자가 원하는 전압보다 크거나 작게되어 아날로그 파형이 부정확해지는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 출력전압을 보상해줌으로써 정확한 파형을 얻을 수 있도록 하는 디지탈/아날로그 변환기를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 디지탈 데이타가 입력되는 디코더와, 상기 디코더에서 디코딩된 신호를 1차 저장하는 제1래치 및 이 제1래치의 다음단에 연결되어 디코딩된 신호를 2차 저장하는 제2래치를 구비하는 디코딩부와 ; 상기 디코더의 출력과 제1래치의 출력을 비교하여 그 차를 검출하는 감산기 및 검출된 신호를 저장하는 제3래치를 구비하는 비교검출부와 ; 상기 검출된 차만큼 전류량을 증가 또는 감소시키는 전류조절부 및 디코딩된 신호에 따라 단락 또는 개방되는 스위칭부를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명을 좀더 상세하게 설명하고자 한다.
제2도는 본 발명에 따른 디지탈/아날로그 변환기의 회로도이다.
상기 D/A변환기는, 크게 입력된 디지탈 신호를 디코딩하는 디코딩부와, 현재의 디코딩신호와 전 디코딩 신호를 비교하여 그 차를 검출하는 비교검출부와, 상기 검출된 차만큼 전류량을 조절하는 전류 조절부(14)와, 상기 현재 디코딩된 신호에 따라 단락 또는 개방되는 스위칭부로 이루어진다.
그리고 상기 디코딩부는, 디코더(6)와 상기 디코더(6)에서 디코딩된 신호를 1차 저장하는 제1래치(7)와, 제1래치(7)에 저장된 디코딩신호를 2차 저장하는 제2래치(8)로 구성되며, 상기 비교검출부는 상기 디코더(6)의 출력과 제1래치(7)의 출력을 비교하여 그 차를 검출하는 비교검출부(10)와 검출된 신호를 저장하는 제3래치(11)로 구성되며, 상기 스위칭부는 2n개의 스위칭부(S1,…S2n)(15)와 이 스위칭부(15)와 일대일 대응되는 정전류원과, 상기 2n개의 모든 스위칭부(15)와 공통으로 연결된 저항(R2)(13)으로구성된다.
또한 상기 비교검출부(10)로는 감산기를 사용하며, 동작은 다음과 같다.
먼저, n비트의 디지탈 신호가 클럭에 동기되어 상기 디코더(6)에 입력되면, 디코더(6)에서는 이를 디코딩하고, 그 디코딩된 신호는 다시 클럭에 동기되어 제1래치(7)에 1차 저장되었다가 다음 클럭에 동기되어 제2래치(8)에 저장된다.
이때 비교검출부(10)에서는 상기 디코더(6)의 출력 즉 전(前) 디코딩신호(A)와 상기 제1래치(7)의 출력, 즉 현(現) 디코딩신호(B)를 비교하여 그 차이값을 m비트의 그의 보수(2's comlement)로 나타낸다.
좀더 상세히 설명하면, 전 디코딩신호(A)가 현 디코딩신호(B)보다 소정 기준값 이상으로 크면 +로, m비트의 m-1의 최고자리 비트가 '0'이 되고, 역으로 전 디코딩신호(A)가 현 디코딩신호(B)보다 소정 기준값 이하로 작으면 -로, m비트의 m-1의 최고자리 비트가 '1'이 되며, 두 신호(A,B)의 차가 소정값 이내면 비교검출부(10)의 출력은 0이 되며, 상기 m비트는 소정기준값을 1로 하면 m=2n이 되며, 이 값들은 제3래치(11)에 저장되고, 이 값에 따라 상기 전류조절부(14)에서는 상기 m비트 데이타가 '+'이면 전류량을 증가시키고, '-'이면 전류량을 감소시키면, '0'이면 기준전류값이 그대로 유지됨으로써, 전류량에 비례하는 상기 저항(R2)(13) 양단의 출력전압(Vout)을 신속, 정확하게 변화시킨다.
따라서, 본 발명은 비교검출회로를 기존의 D/A변환회로에 첨가하는 간단한 방법으로 전류량을 조절함으로써, 입력이 심하게 변하여도 정확하고 안정된 아날로그 출력파형을 얻을 수 있는 효과가 있다.

Claims (1)

  1. 디지탈 데이타가 입력되는 디코더와, 상기 디코더에서 디코딩된 신호를 1차저장하는 제1래치 및 이 제1래치의 다음단에 연결되어 디코딩된 신호를 2차 저장하는 제2래치를 구비하는 디코딩부와 ; 상기 디코더의 출력과 제1래치의 출력을 비교하여 그 차를 검출하는 감산기 및 검출된 신호를 저장하는 제3래치를 구비하는 비교검출부와 ; 상기 검출된 차만큼 전류량을 증가 또는 감소시키는 전류조절부 및 디코딩된 신호에 따라 단락 또는 개방되는 스위칭부를 포함하여 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
KR1019930012439A 1993-07-02 1993-07-02 디지탈/아날로그 변환기 KR950015049B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930012439A KR950015049B1 (ko) 1993-07-02 1993-07-02 디지탈/아날로그 변환기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930012439A KR950015049B1 (ko) 1993-07-02 1993-07-02 디지탈/아날로그 변환기

Publications (2)

Publication Number Publication Date
KR950004724A KR950004724A (ko) 1995-02-18
KR950015049B1 true KR950015049B1 (ko) 1995-12-21

Family

ID=19358646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930012439A KR950015049B1 (ko) 1993-07-02 1993-07-02 디지탈/아날로그 변환기

Country Status (1)

Country Link
KR (1) KR950015049B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10176036A (ja) * 1996-12-19 1998-06-30 Shin Etsu Chem Co Ltd エポキシ樹脂組成物及び半導体装置
KR100725975B1 (ko) * 2005-10-26 2007-06-08 삼성전자주식회사 전압발생회로와 전압발생방법, 및 아날로그 디지털 변환기

Also Published As

Publication number Publication date
KR950004724A (ko) 1995-02-18

Similar Documents

Publication Publication Date Title
KR900008821B1 (ko) 디지탈/아날로그변환기
US5642116A (en) Self calibrating segmented digital-to-analog converter
US6404372B1 (en) Asynchronous A/D converter with moving window
US5585795A (en) D/A converter including output buffer having a controllable offset voltage
US6650265B1 (en) Method and architecture for varying power consumption of a current mode digital/analog converter in proportion to performance parameters
KR930010695B1 (ko) 사다리형 저항회로를 갖는 디지탈/아날로그 변환기
JP2007019801A (ja) ディジタル・アナログ変換器
KR880014546A (ko) 디지탈 pll 회로
KR950015049B1 (ko) 디지탈/아날로그 변환기
KR20020059803A (ko) 디지털/아날로그 변환기
US6339391B1 (en) Method and apparatus for optimizing crossover voltage for differential pair switches in a current-steering digital-to-analog converter or the like
KR940003152A (ko) 수정된 부호 절대값 디지탈-아날로그 변환기 및 그 작동방법
US4897658A (en) Analog-to-digital converter of successive-approximation type
US4808998A (en) Distortion reduction circuit for a D/A converter
KR850001651A (ko) 디지탈-아나로그 변환기 장치
JPH10276089A (ja) Ａ／ｄ変換装置及びａ／ｄ変換回路
US10659070B2 (en) Digital to analog converter device and current control method
KR20050036948A (ko) 클록신호 타이밍 조정을 위한 지연 회로를 갖는 디지털 회로
JPS56122524A (en) Digital-to-analog converter
US4814740A (en) Glitch occurence prevention circuit for a digital/analog converter
KR930015435A (ko) 디지탈신호의 동기검출회로
JPH0241933B2 (ko)
US20230204433A1 (en) Temperature-sensing circuit and operating method thereof
US5568148A (en) Analog/digital conversion circuit
JPH09289450A (ja) Ｄａコンバータ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee