KR20050036948A - 클록신호 타이밍 조정을 위한 지연 회로를 갖는 디지털 회로 - Google Patents

클록신호 타이밍 조정을 위한 지연 회로를 갖는 디지털 회로 Download PDF

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Abstract

본원 발명에서의 디지털 회로에 있어서는, 클록신호의 타이밍을 가변으로 하기 위하여 인버터의 구동전류를 가변으로 한 펄스 지연 회로를 구비하고, 그 펄스 지연 회로는 지연 동기 루프에 의한 펄스 지연량의 안정화 회로를 구비하는 동시에, 비선형 특성을 갖는 펄스 지연량 설정압의 발생회로를 구비하는 것이다. 본원 발명은 회로 면적이 작고 동작 환경의 영향을 받지 않는 분해능이 높은 타이밍 지연 회로를 실현할 수 있다.

Description

클록신호 타이밍 조정을 위한 지연 회로를 갖는 디지털 회로{DIGITAL CIRCUIT HAVING A DELAY CIRCUIT FOR CLOCK SIGNAL TIMING ADJUSTMENT}
기술분야
본원 발명은 CPU, ALU 등의 디지털 회로 전반에 적용 가능하고, 특히 디지털 회로를 사용하는 디지털 처리 장치에서의 클록 펄스의 타이밍을 가변으로 하는 지연 회로에 관한 것이다.
배경기술
디지털 처리장치에 있어서, 디지털 회로가 동작하는 타이밍의 기준이 되는 클록신호의 실동작에서의 타이밍을 최적화하는 것이 디지털 신호 처리장치의 성능 향상에 효과적이고, 이것은 일본 공개특허공보 2001-43261호 「디지털 시스템, 디지털 시스템의 클록신호 조정 방법 및 그 조정 방법으로 실행하는 처리 프로그램을 기록한 기록매체」에 나타나 있다. 또 이 공보에서는 디지털 처리장치의 클록신호의 타이밍을 유전적 알고리즘을 사용해 조정함으로써 디지털 처리장치의 최고 클록 주파수를 올릴 수 있다는 것이 나타나 있다.
클록신호의 타이밍 조정은, 다수의 인버터를 사용하여 인버터의 단수를 멀티플렉서에 의해 전환하여 그 신호의 지연량을 가변으로 하고 있다. 이 방법에서는 조정회로에 매우 다수의 인버터 회로를 필요로 하여, 조정회로가 IC 칩 면적에서 차지하는 비율이 매우 크다. 또한 클록신호의 지연량이 주위 온도나 전원 전압 등의 LSI 동작 환경의 영향을 받는다는 문제가 있다. 게다가 미세한 타이밍의 설정이 곤란하며, 원리상 인버터 1 단의 지연시간보다 짧은 시간 간격에서의 타이밍 설정이 불가능하였다.
발명의 개시
이와 같이, 종래 기술에 의한 클록 타이밍 조정방법에서는, 조정회로가 LSI 칩 면적에서 차지하는 비율이 크고, LSI 의 주위 온도 및 전원 전압 등의 동작 환경의 영향을 받아 클록 타이밍이 변동한다는 문제가 있다. 이러한 문제을 감안하여, 본원 발명이 해결하고자 하는 과제는, 회로 면적이 작고 동작 환경의 영향을 받지 않는 분해능이 높은 타이밍 지연 회로를 실현하는 것이다.
본원 발명에서의 디지털 회로에서는, 클록신호의 타이밍을 가변으로 하기 위해 인버터의 구동전류를 가변으로 한 펄스 지연 회로를 구비하며, 그 펄스 지연 회로는 지연 동기 루프에 의한 펄스 지연량의 안정화 회로를 구비하는 동시에 비선형 특성을 갖는 펄스 지연량 설정 전압의 발생회로를 구비하는 것이다.
이로써, 디지털 신호 처리장치에 있어서 적은 칩 면적으로 온도 및 전원 전압 등의 동작 환경의 영향을 받는 일없이 클록신호의 타이밍을 안정적으로 지연시킬 수 있게 된다.
도면의 간단한 설명
도 1 은 본원 발명의 지연 회로 시스템의 구성을 설명하는 도면이다.
도 2 는 지연 회로의 구성예를 설명하는 회로도이다.
도 3 은 N 채널 FET 의 소스 드레인간의 전류 전압 특성을 나타내는 도면이다.
도 4 는 지연 회로의 동작을 설명하는 회로도이다.
도 5 는 지연 회로의 동작 파형을 설명하는 설명도이다.
도 6 은 지연 회로의 지연 조정 전압에 대한 지연시간의 특성을 설명하는 도면이다.
도 7 은 온도가 변화하는 경우의 지연 회로의 지연시간의 특성을 설명하는 도면이다.
도 8 은 전원 전압이 변화하는 경우의 지연 회로의 지연시간의 특성을 설명하는 도면이다.
도 9 는 지연 동기 루프 회로의 실장예를 나타내는 도면이다.
도 10 은 위상비교기의 동작 파형의 개략을 나타내는 도면이다.
도 11 은 지연 조정 기준 전압에 의한 지연시간 일정의 원리를 설명하는 도면이다.
도 12 는 조정값 입력에 대한 지연 조정 전압의 특성을 설명하는 도면이다.
도 13 은 제 1 실시예의 지연 조정 전압 생성 회로의 구성예이다.
도 14 는 조정값 입력과 지연 시간의 관계를 설명하는 도면이다.
도 15 는 제 1 실시예의 지연 조정 전압 생성 회로의 다른 구성예이다.
도 16 은 제 2 실시예의 지연 조정 전압 생성 회로의 구성예를 나타내는 원리 설명도이다.
도 17 은 지연 조정 전압 생성 회로의 저항을 FET 로 구성하는 예를 나타내는 회로도이다.
도 18 은 지연 조정 전압 생성 회로의 저항과 스위치를 FET 로 구성하는 예를 나타내는 회로도이다.
도 19 는 지연 조정 전압 생성 회로의 저항과 스위치를 FET 로 구성하는 예의 등가회로도이다.
도 20 은 제 2 실시예의 지연 조정 전압 생성 회로의 구성예를 나타내는 회로 설명도이다.
도 21 은 제 3 실시예의 지연 조정 전압 생성 회로의 구성원리를 나타내는 도면이다.
도 22 는 제 3 실시예의 지연 조정 전압 생성 회로의 일부의 등가회로이다.
도 23 은 제 3 실시예의 지연 조정 전압 생성회로의 다른 일부의 등가회로이다.
도 24 는 제 3 실시예에서의 조정값 입력에 대한 지연 조정 전압의 관계를 나타내는 도면이다.
도 25 는 지연 조정 전압 생성 회로의 저항과 스위치를 FET 로 구성하는 다른 예를 나타내는 회로도이다.
도 26 은 제 2 실시예의 지연 조정 전압 생성 회로의 구성예를 나타내는 회로 설명도이다.
도 27 은 지연 회로 (Ds) 의 다른 구성예를 나타내는 도면이다.
도 28 은 바이어스 발생회로를 공통으로 하는 지연 회로의 회로도이다.
도 29 는 루프 필터의 다른 구성예를 나타내는 설명도이다.
발명을 실시하기 위한 최선의 형태
(실시예 1)
본원 발명에 관한 클록신호를 지연제어하는 지연 회로 시스템의 제 1 실시예를 도 1 에 기초하여 설명한다. 도 1 에 있어서, 부호 1 은 본원 발명의 지연 회로 시스템, D 는 지연 회로, MUX 는 지연 조정 전압 생성 회로, DLL1∼DLL3 는 지연 동기 루프 회로 (Delay Locked Loop), CLK 는 클록 입력, D-CLK 은 클록 출력, Ba 는 조정값 입력, Vs1∼Vs3 은 지연 조정 기준 전압, Va 는 지연 조정 전압이다.
이 회로 시스템은, 클록 입력 (CLK) 에 대하여 외부에서 지연량을 설정하는 조정값 입력 (Ba) 에 대응한 지연시간 (= τ) 을 지연시켜 클록 출력 (D-CLK) 을 출력하는 것을 목적으로 한다.
본원 발명은, 클록신호를 지연제어하는 지연 회로 (D), 지연시간 (τ) 을 설정하기 위한 지연 조정 전압 (Va) 을 생성하는 지연 조정 전압 생성회로 (MUX), 및 조정전압의 기준이 되는 지연 조정 기준전압 (Vs1∼3) 을 발생시키는 3 개의 지연 동기 루프 회로 (DLL1∼3) 를 주요 구성요소로 한다.
지연 조정 전압 (Va) 을 조정값 입력 (Ba) (예를 들어 4 비트 : 0∼15) 에 대하여 직선적으로 변화시키는 경우와, 비직선적으로 꺾은선 근사로 변화시키는 경우가 있는데, 여기에서는 꺾은선 근사인 경우에 대하여 설명한다.
도 1 에 있어서, 클록 입력 (CLK) 이 지연 회로 (D) 와 3 개의 지연 동기 루프 회로 (DLL1∼3) 에 입력된다. 이 DLL1∼3 에서는 3 개의 지연 조정 기준전압 (Vs1∼3) 을 발생시켜 지연 조정 전압 생성회로 (MUX) 에 입력한다. 여기에서 조정값 입력 (Ba) 에 대응한 지연 조정 전압 (Va) 이 생성된다.
이 전압 (Va) 으로 지연 회로 (D) 의 지연량을 제어함으로써 조정값 입력 (Ba) 에 대응한 지연시간 (τ) 을 갖는 클록 출력 (D-CLK) 이 얻어진다. 여기에서 지연시간 (τ) 은 지연 조정 전압 (Va) 에 의해 변하는 것을 특징으로 한다.
지연 회로 (D) 의 구성예를 도 2 에 기초하여 설명한다. 도 2 에 있어서, 전원 전압 (Vdd) 과 그라운드 (GND) 전위 사이에 1 개의 P 채널 FET (M1) 와 2 개의 N 채널 FET (M2, M3) 가 직렬로 접속된 인버터와, 마찬가지로 1 개의 P 채널 FET (M4) 와 2 개의 N 채널 FET (M5, M6) 가 직렬로 접속된 인버터의 2 개의 인버터가 종렬 2 단으로 접속된다. 2단의 인버터의 중점을 C-CLK 라 한다. FET 는 전계 효과 트랜지스터이고, 통상은 MOS 구조인 것이 사용된다. FET (M3 및 M6) 의 게이트에는 지연 조정 전압 (Va) 이 인가되고, 게이트 소스간 전압 (VGS) 은 지연 조정 전압 (Va) 이다.
여기에서 FET (M1 및 M2) 및 (M4 및 M5) 가 종래의 CMOSFET 에 의한 인버터를 구성한다. FET (M3 및 M6) 는 상기 인버터의 구동전류를 제한하는 것이 가능하고, 클록 입력 (CLK) 이 지연 조정 전압 (Va) 에 따라 시간 τ만큼 지연되어 클록 출력 (D-CLK) 이 된다. 그 동작을 다음에 설명한다.
도 3 에, 그 지연 회로 (D) 에 사용되는 N 채널 FET 의 게이트 소스간 전압 (VGS) 에 대한 소스 드레인 간의 전류 전압 특성을 나타낸다. 도면 중 ID 는 드레인 전류, VDS 는 소스 드레인 간 전압을 나타낸다. 소스 단자 (S) 에 대한 게이트 단자 (G) 의 전위차 (VGS) 가 작고 그 FET 의 임계값 전압 이하이면, 드레인 전류 (ID) 는 0 이고, VGS 가 그 FET 의 임계값 전압 이상이면 VGS 의 상승과 함께 ID 는 증가한다.
그 지연 회로 (D) 에 사용되는 P 채널 FET 의 게이트 소스간 전압 (VGS) 에 대한 소스 드레인간의 전류 전압 특성은, 일반적으로는 상기 N 채널 FET 의 특성에서 각 전압ㆍ전류의 부호를 반전시킨 것과 동등하다.
도 2 의 지연 회로 (D) 에는 부유용량이나 FET 의 입력용량 등이 내재한다. 이 부유용량이나 FET 의 입력용량 등의 합계를 Cs1, Cs2 로 하여, 도 2 의 회로도에 추가 기입한 것을 도 4 에 나타낸다. 도 4 중 도 2 와 동일한 요소는 도 3 과 동일한 부호로 하였다. 또, 도 5 에 클록 입력 (CLK) 으로서 구형파를 더한 경우의 지연 회로 (D) 의 동작 파형을 나타낸다. 아래와 같이 상기 Cs1, Cs2 에 의해 시간지연이 발생한다.
디지털 시스템의 전압과 논리의 관계는, 후술하는 논리 임계값 전압 (VT) 을 사용하여 전압 0 에서 전압 VT 까지를 논리 「0」, 전압 VT 에서 전압 Vdd 까지를 논리 「1」로 한다. 여기서, 논리 임계값 전압 (VT) 은 회로 특성에 의해 정해지는 전압이고, Vdd 의 약 1/2 이다.
도 4 의 지연 조정 전압 (Va) 에는 FET (M3, M6) 의 임계값 전압보다 높고 Vdd 보다 낮은 일정한 전압이 설정되어 있다고 가정한다. 또, 최초의 상태로서 클록 입력 (CLK) 의 논리가 「0」, 전압이 0 (GND 전위) 이라고 가정한다. 이 때, FET (M1) 는 온, FET (M2) 는 오프이고, 신호 (C-CLK) 의 전압은 Vdd (논리 「1」) 이다. 그리고, FET (M4) 는 오프, FET (M5) 는 온이고, 클록 출력 (D-CLK) 의 전압은 0V, 논리는 「0」이다. Cs1 의 전압은 신호 (C-CLK) 의 전압과 같이 Vdd 이고, Cs2 의 전압은 클록 출력 (D-CLK) 의 전압과 같이 0V 이다.
클록 입력 (CLK) 의 논리가 「0」에서 「1」로 천이하는 경우는, FET (M1) 은 오프, FET (M2) 은 온이 된다. 그리고, FET (M3) 은 지연 조정 전압 (Va) 으로 규정되는 도 3 의 전류 전압 특성을 나타낸다. Vdd 이던 Cs1 의 전압은 M2, M3 을 경유하여 방전되고, 도 3 의 전류 전압 특성으로 규정되는 전류치로 정해지는 시간 경과 후에 논리 임계값 전압 (VT) 이하가 되어, 즉 신호 (C-CLK) 의 전압은 일정시간 (τA) 경과 후에 VT 이하가 된다. 이 때, FET (M4) 은 온, FET (M5) 는 오프로 천이하며, Cs2 가 M4 를 경유하여 급속하게 (시간 τB) 전압 Vdd 으로 충전된다. 따라서, 이상의 동작에 의해 클록 출력 (D-CLK) 은 클록 입력 (CLK) 의 상승 시점보다 τA + τB 의 일정 시간 후에 상승한다 (논리가 「0」에서 「1」로 천이한다).
클록 입력 (CLK) 의 논리가 「1」에서 「0」로 천이하는 경우는, FET (M1) 은 온, FET (M2) 은 오프가 되고, Cs1 가 M1 을 경유하여 급속하게 (시간 τB) 전압 (Vdd) 으로 충전된다. 이 때, FET (M4) 는 오프, FET (M5) 는 온으로 천이하며, FET (M6) 은 지연 조정 전압 (Va) 으로 규정되는 도 3 의 전류 전압 특성을 나타내기 때문에 Vdd 이던 Cs2 의 전압은 M5, M6 을 경유해 방전하여, 도 3 의 전류 전압 특성으로 규정되는 전류치로 정해지는 시간 경과 후에 논리 임계값 전압 (VT) 이하가 된다. 즉, 신호 (D-CLK) 의 전압은 일정시간 (τA) 경과 후에 VT 이하가 된다. 따라서, 이상의 동작에 의해 클록 출력 (D-CLK) 은 클록 입력 (CLK) 의 하강 시점보다 τB + τA 의 일정 시간 후에 하강한다 (논리가 「1」에서 「0」으로 천이한다).
이와 같이, 지연 회로 (D) 에 입력된 클록 입력 (CLK) 은 지연시간 τA + τB 의 지연을 받아 클록 출력 (D-CLK) 이 된다. 여기서, 상기 τA 와 τB 의 합은 지연시간 (τ) 이다.
M3 및 M6 의 드레인 전류 (ID) 는 게이트 전압 (VGS) 과 동일한 지연 조정 전압 (Va) 에 의해 도 3 에 나타내는 바와 같이 조정할 수 있기 때문에, 지연시간 (τ) 의 조정이 지연 조정 전압 (Va) 에 의해 가능해진다. 또, 여기에서는 클록 입력으로서 구형파의 신호전압을 예로 설명하였지만, 사다리형(台形) 파에서도 완전히 동일하게 동작한다.
도 6 에, 지연 회로 (D) 의 지연 조정 전압 (Va) 에 대한 지연시간 (τ) 의 특성 (지연 특성) 을 나타낸다. 즉, 지연 조정 전압 (Va) 을 내리면, 지연시간 (τ) 은 도 6 에 나타내는 경향으로 비직선적으로 증가한다. 단, 지연 조정 전압 (Va) 에는 회로내 소자의 특성에 기초하는 상한ㆍ하한이 존재한다.
다음, 이 지연특성의 환경 의존성에 대해 고찰한다. 그 지연특성은, 그 지연 회로 (D) 의 주위 온도 (Ta), 전원 전압 (Vdd) 등의 환경의 영향을 받는다. 예를 들어, Ta 가 상승하면 지연시간 (τ) 은 커지고, 전원 전압이 상승하면 τ는 작아진다. 사용온도 범위를 -10℃∼80℃ 로 하였을 때, 지연시간 (τ) 의 변화 정도는 약 1.5 배이다.
그래서, 주위 온도나 전원 전압의 변화가 있더라도 소정의 τ을 유지하기 위해서는 도 7 및 도 8 의 특성에 따라 지연 조정 전압 (Va) 을 보정할 필요가 있다. 이것은, 본원 발명의 도 1 에 나타내는 구성에 의해 실현할 수 있고, 보정된 지연 조정 전압 (Va) 이 생성된다. 즉, 이하에 상세하게 서술하는 지연 동기 루프 회로에 의해 환경변화에 대해서도 지연시간 (τ) 이 항상 일정해지는 지연 조정 전압이 생성된다. 이 지연 동기 루프 회로에서 생성하는 지연 조정 전압을 지연 조정 기준전압이라 부른다.
지연 동기 루프 회로 (DLL 1, 2, 3) 의 대표로 DLL1 을 들어 그 동작을 도 9 및 도 10 을 사용하여 설명한다. 도 9 에 지연 동기 루프 회로 (DLL1) 의 실장예를 나타낸다.
도 9 에 있어서, 부호 CLK 는 클록 입력, 4 는 CLK 의 입력 버퍼인 인버터, Ds 는 지연 회로, 5 는 위상비교기, 6 은 루프 필터이다. 지연 회로 (Ds) 는 상기 서술한 지연 회로 (D) 와 동일한 구성의 지연 회로가 N1 개 있어, 이들을 N1 단 직렬로 접속한다. 여기에서 지연 조정 전압 (Va) 은 공통이다. 인버터 (4) 의 출력의 클록신호는 위상비교기 (5) 와 지연 회로 (Ds) 를 N1 단 직렬로 한 회로의 초단에 입력된다. 위상비교기 (5) 의 출력은 루프 필터 (6) 를 지나 N1 개의 지연회로 모두의 조정 전압 (Va) 및 지연 조정 기준전압 (Vs1) 의 출력이 된다.
N1 개의 지연 회로 (Ds) 는, 동일 IC 칩 안에 형성하면 지연시간 - 지연 조정 전압특성은 균일해진다. 그래서 동일한 전압 (Vs1) 을 지연 회로의 지연 조정 전압 (Va) 으로서 공급하면, 각 지연 회로 (Ds) 의 지연시간은 동일하다고 볼 수 있다. 따라서, 도 9 에서의 지연 회로 (Ds) 의 지연시간을 τ1 로 하면, N1 단의 지연 회로의 출력신호는 원래의 입력신호보다 τ1×N1 만큼 시간 지연된다. 또한 그 출력신호도 위상비교기 (5) 에 공급된다.
도 10 에, 도 9 의 위상비교기 (5) 의 동작 파형 개략을 나타낸다. 도 10 에 의하면, 위상비교기 (5) 로 기준신호 R(t) 와 N1 단의 지연 회로에서 지연된 신호 S(t) 의 위상을 비교하여 위상차 정보의 신호가 출력된다. 이 신호가 다음단의 루프 필터 (6) 에 의해 평활화되고 불필요한 고주파신호는 감쇠되어, 신호 R(t) 와 신호 S(t) 의 위상차 (φ) 에 비례한 직류의 전압 Vo (φ) 이 된다. 이 Vo (φ) 가 지연 회로 (D) 의 지연 조정 전압 (Va) 및 지연 조정 기준전압 (Vs1) 으로서 출력된다.
이 지연 동기 루프 회로는 부궤환 동작을 하므로, S(t) 가 R(t) 에 중첩되도록 제어동작을 한다. 이 제어동작에 의해 지연시간 (τ) 이 클록신호펄스의 한 주기 (T) 에 일치하도록 자동적으로 제어되고, S(t) 와 R(t) 는 중첩되어 제어동작이 안정화된다.
따라서, 위상차 φ= 2π일 때의 Vo 를 평활화한 직류출력이 안정화된 지연 조정 기준전압 (Vs1) 이 된다. 지연 회로 (Ds) 가 N1 단 직렬로 접속되어 있기 때문에, 1 단 당 지연시간 (τ1) 은 τ1 = T/N1 이 된다. 여기서 T 는 CLK 의 주기이다.
그리고, 도 9 의 지연 동기 루프 회로 (DLL1) 외부의 지연 회로 (D) 이고 지연 회로 (Ds) 와 동일 칩 상에 제작되는 동일 특성의 회로에서는, Va 의 입력에 Vs1 를 입력하면 D 에서는 Ds 와 동일한 지연시간 (τ) 이 얻어진다 (도 11).
즉, 지연 조정 기준전압을 동일 구성의 다른 지연 회로 (D) 에 입력한 경우에 다른 지연 회로 (D) 에서 얻어지는 지연시간은 환경변화에 상관없이 일정한 값 (= T/N1) 으로 할 수 있다. 이 때, 동작환경의 변화에 의해 지연 회로의 특성이 변화한 경우, 지연시간 (τ) 을 일정하게 하도록 지연 조정 전압 (Va) 및 지연 조정 기준전압 (Vs1) 이 변화한다.
이 부궤환 제어계는 디지털신호를 취급하므로, 위상비교기 (5) 는 통상 EX-OR (Exclusive-OR) 형 위상비교기 또는 R-S (Reset-Set) 플립 플롭에 의한 위상비교기로 구성된다. 또, 루프 필터 (6) 는 제어동작에 여유를 주기 위해 라그리드형 저역 통과 필터 등으로 구성된다.
지연 회로 (D) 의 지연시간 (τ) 을 가변으로 하기 위해서는, 지연 조정 전압 (Va) 을 τ에 따라 변경할 필요가 있고, 그 때문에 본원 발명에서는 복수의 지연 동기 루프 회로를 사용하여 지연 조정 기준전압을 복수 생성한다.
도 1 의 지연량 제어회로 (DLL2 및 DLL3) 도 상기한 DLL1 과 동일한 동작을 하지만, 지연 회로 (Ds) 의 단수(段數)가 다르다. 지연량 제어회로 (DLL2, DLL3) 에서의 지연시간을 각각 τ2, τ3, 또한 지연 회로 (Ds) 의 단수를 각각 N2, N3 으로 하면, 지연시간 τ2, τ3 은 마찬가지로 T/N2, T/N3 가 된다.
지연 동기 루프를 사용하는 구성에서는, 지연 동기 루프의 회로 수만큼 소정의 지연량에 대응하는 지연 조정 전압 (Va) 이 얻어지게 된다. 그러나, 지연시간의 설정을 미세하게 나누기 위해서는 다방면에 걸친 지연 조정 전압을 생성할 필요가 있어, 본원 발명에서는 이하에 나타내는 지연 조정 전압의 생성수단을 추가한다. 즉, 2 내지 3 의 지연 조정 기준전압을 기초로 모든 조정값 입력 (Ba) 에 대응하는 지연 조정 전압 (Va) 을 생성한다.
지연시간 (τ) 은 조정값 입력 (Ba) 에 대하여 직선적으로 변화하는 것이 바람직하다. 이 직선적으로 변화하는 경우의 조정값 입력 (Ba) 에 대한 지연 조정 전압 (Va) 은 도 6 의 특성에서 계산하는 것이 가능하고, 도 12 의 곡선 21 에 예시된다. 이 곡선으로 나타내는 지연 조정 전압 (Va) 에 가까운 전압을 생성하기 위하여, 본원 발명에서는 꺾은선 근사를 채용하는 것을 특징으로 한다.
여기서 설명을 쉽게 하기 위해, 지연 동기 루프 회로에서의 지연 회로 (Ds) 의 단수 N1, N2, N3 을 N1 < N2 < N3 으로 한다. 도 6 의 τ-Va 특성과 대응시키면, τ1 = T/N1 은 지연 조정 전압 (Va) 이 최소치 (Va_min) 에 가까운 값 (Vs1), τ3 = T/N3 은 Va 가 최대치 (Va_max) 에 가까운 값 (Vs3) 에 의해 규정되는 값이 된다. 또, τ2 = T/N2 는 그 사이의 적당한 전압 (Vs2) 에 의해 규정되는 값이 된다. 그리고, 전압 Vs1, Vs2, Vs3 은 도 6 의 Va 특성 곡선상의 3 점에 있는 전압이고, P1 (Vs1, τ1), P2 (Vs2, τ2), P3 (Vs3, τ3) 의 동작점을 규정한다.
지연 조정 전압 생성회로의 일 구성예에 대하여, 도 13 에 기초하여 조정값 입력 (Ba) 이 4bit (b3 b2 b1 b0), 즉 Ba = 0∼15 인 경우를 예로 설명한다. 도 13 에 있어서, MUX 는 도 1 과 동일한 지연 조정 전압 생성회로이다. 부호 8 은 디프레션형 FET, 9 는 아날로그 멀티플렉서이다. 그리고, FET (8) 는 저항기로서 기능하며, 15개가 종렬로 접속된다.
지연 조정 전압 생성회로 (MUX) 에는 3개의 지연 조정 기준전압 (Vs1, Vs2, Vs3) 이 입력된다. 여기서, Vs3 은 최대의 지연 조정 전압, Vs1 은 최소의 지연 조정 전압이다. Vs2 는 그 사이의 값이다. Vs1∼Vs3 사이는 FET8 에 의해 15 분할의 전압으로 나뉜다. 그리고, 지연 조정 전압 (Va) 은 아날로그 멀티플렉서 (9) 에 의해 조정값 입력 (Ba) 의 정보에 기초하여 선택된다.
도 13 의 지연 조정 전압 생성회로 (MUX) 의 동작은, 지연 조정 기준전압 (Vs1과 Vs2) 사이를 조정값 입력 (Ba) 에 대하여 직선으로 보간한 전압 및 지연 조정 기준전압 (Vs2 과 Vs3) 사이를 조정값 입력 (Ba) 에 대하여 직선으로 보간한 전압으로부터, 조정값 입력 (Ba) 에 대한 지연 조정 전압 (Va) 을 발생시킨다. 이 지연 조정 전압 (Va) 은 도 12 의 선 22, 23 에 나타내는 바와 같이 꺾은선 근사되어 있다. 여기서, P1 에 대응하는 조정값 입력 (Ba) 은 0 (2 진 표기로 0000), P3 에 대응하는 조정값은 15 (2 진 표기로 1111), P2 에 대응하는 조정값 입력 (Ba) 은 0 과 15 사이의 임의의 정수이다.
도 14 는 도 6 의 τ-Va 특성을 기초로 하여 산출된 지연시간 τ-조정값 입력 (Ba; 0∼15) 특성이다. 도 14 중 부호 25 는, 도 12 에서 곡선 21 인 경우의 특성, 26, 27 은 본원 발명에 의한 2 직선의 꺾은선 근사에 의한 특성, 28 은 1 개의 직선 근사 특성에 각각 대응한다.
따라서, 상기 서술한 바와 같이 조정값 입력 (Ba) 에 대응하여 지연 조정 기준전압 (Vs1∼Vs3) 에 기초한 각각의 조정값 입력 (Ba) 에 대한 지연 조정 전압 (Va) 이 규정된다.
도 13 의 지연 조정 전압 생성회로 (MUX) 는 FET (8) 로서 디프레션형 FET 를 사용하였지만, 인핸스먼트형 FET 로 구성하는 것도 가능하다. 이 경우의 지연 조정 전압 생성회로 (MUX) 의 회로를 도 15 에 나타낸다. 도 15 중 7N 은 N 채널 FET, 7P 는 P 채널 FET 이고, 게이트전극은 Vdd 및 GND 에 접속된다. 그 외의 기호는 도 13 중의 기호와 동일한 구성요소를 나타낸다.
상기 서술한 바와 같이, 실시예 1 에서는 적은 회로 면적으로, 온도나 전원 전압의 환경에 의존하지 않고, 조정값 입력 (Ba) 에 대하여 거의 직선적인 지연량 (τ) 을 갖는 지연 회로를 실현할 수 있다.
(실시예 2)
다음 실시예 2 에 대하여 설명한다.
실시예 1 에 있어서, 다른 지연 조정 전압 (Va) 의 생성수단도 가능하다. 도 16 에 그 다른 방식의 지연 조정 전압 생성회로 (MUX) 의 일 구성예를 나타낸다. 이것은 R-2R 형 D-A 변환기에 의한 지연 조정 전압 생성방법이다. 도 16 에 있어서, 부호 S0∼S3 은 스위치, 31 은 저항치가 R 인 저항, 32 는 저항치가 2R 인 저항, 33 은 조정값 입력 (Ba) 를 입력하는 단자, 34 는 지연 조정 전압 (Va) 을 출력하는 단자, 35 는 지연 조정 기준전압을 입력하는 단자이다. b0∼b3 은 조정값 입력 (Ba) 의 각 비트를 나타낸다.
도 16 의 지연 조정 전압 생성회로 (MUX) 에서, 스위치 S0∼S3 의 상태 (Ba : 0∼15 의 16가지) 에 대응하여 전위차 (Vs1-Vs3) 가 분할된 전압이 단자 (34) 에 나타난다. 스위치 (S0∼S3) 가 b0∼b3 에 대응하여 온 오프된다. 이 회로는 R-2R 의 사다리형 회로인 점에서, Ba 와 출력 (Va) 의 관계를 산출하면 표 1 이 된다.
조정값 입력 (Ba) 2진수 표기b3 b2 b1 b0 지연 조정 전압 (Va)
0 0000 Vs3
1 0001 (15Vs3+Vs1)/16
2 0010 (14Vs3+2Vs1)/16
3 0011 (13Vs3+3Vs1)/16
4 0100 (12Vs3+4Vs1)/16
5 0101 (11Vs3+5Vs1)/16
6 0110 (10Vs3+6Vs1)/16
7 0111 (9Vs3+7Vs1)/16
8 1000 (8Vs3+8Vs1)/16
9 1001 (7Vs3+9Vs1)/16
10 1010 (6Vs3+10Vs1)/16
11 1011 (5Vs3+11Vs1)/16
12 1100 (4Vs3+12Vs1)/16
13 1101 (3Vs3+13Vs1)/16
14 1110 (2Vs3+14Vs1)/16
15 1111 (Vs3+15Vs1)/16
R-2R 형 변환기에 의한 조정값와 출력의 관계
이 표는 도 12 에서의 중간전압 (Vs2) 의 입력이 없어, 직선 근사의 직선 24 로 나타내는 경우이다. Ba = 0 이 VS1, Ba = 15 가 Vs3 에 대응한다.
도 16 의 지연 조정 전압 생성회로 (MUX) 는, 저항 (31, 32) 과 스위치 (S0∼S3) 를 FET 로 구성하는 것도 가능하다. 이 경우, LSI 화하기 쉬운 FET 를 사용함으로써 칩 면적을 작게 하는 것이 가능하다.
도 16 의 저항 (31) 을 FET 로 구성한 예를 도 17 에 나타낸다. 도 17 중 부호 10 은 N 채널 FET, 11 은 P 채널 FET 이다. FET (10) 의 게이트는 Vdd 에 접속되며, FET (11) 의 게이트는 GND 에 접속된다. FET (10) 및 FET (11) 의 소스와 드레인은 각각 병렬로 접속된다. FET (10 및 11) 의 치수형상을 최적 설계함으로써, 병렬 접속된 소스 드레인간의 저항이 소정의 값이 된다. 동일하게 하여 도 16 의 저항 (32) 도 FET 로 구성할 수 있다.
또, 도 16 의 저항 (32) 과 스위치 (S0) 의 직렬 회로를 FET 로 구성한 예를 도 18 에 나타낸다. 도 18 중 부호 10, 12 는 N 채널 FET, 11, 13 은 P 채널 FET, 14 는 인버터, 36, 37 은 스위치로 선택된 단자, 38 은 스위치의 공통단자, 39 는 스위치 전환 제어의 입력단자이다.
단자 (39) 로부터의 신호는 직접 FET (10) 및 FET (13) 의 게이트에 접속되며, 인버터를 경유한 신호는 FET (11) 및 FET (12) 의 게이트에 접속된다. FET (10) 및 FET (11) 의 소스와 드레인은 각각 병렬로 접속된다. 마찬가지로 FET (12) 및 FET (13) 의 소스와 드레인은 병렬로 접속된다.
부호 39 의 신호입력이 「1」, 즉 Vdd 의 전압인 경우, FET (10) 및 FET (11) 이 소정의 저항치로 도통되고, FET (12) 및 FET (13) 은 오프가 된다. 부호 39 의 신호입력이 「0」, 즉 GND 의 전압인 경우, FET (10) 및 FET (11) 이 오프가 되고, FET (12) 및 FET (13) 이 소정의 저항치로 도통된다. FET (10 내지 13) 의 치수 형상을 최적 설계함으로써, 병렬 접속된 소스 드레인간의 저항이 소정의 값이 된다. 도 18 의 회로의 등가회로를 도 19 에 나타낸다.
도 16 의 저항 (32) 과 스위치 (S1) 의 직렬의 회로, 저항 (32) 과 스위치 (S2) 의 직렬의 회로, 저항 (32) 과 스위치 (S3) 의 직렬의 회로에 대해서도 도 18 의 회로에 의해 동일하게 구성할 수 있다.
도 16 의 지연 조정 전압 생성회로 (MUX) 에서의 저항 (31, 도면 중 좌단의 32) 을 도 17 의 구성, 저항 (32) 과 스위치 (S0∼S3) 의 조합을 도 18 로 구성한 경우의 구성을 도 20 에 나타낸다. 부호 15 는 N 채널 FET, 16 은 P 채널 FET 이다.
이 구성을 사용하면 LSI 화하기 쉬운 FET 를 사용해 구성할 수 있으며 칩 면적을 작게 할 수 있다. 또, 이 구성의 경우 FET 에 의해 실현되는 저항이 어느 정도의 전압 의존성을 갖기 때문에, 조정값 입력 (Ba) 과 지연 조정 전압 (Va) 의 관계가 도 16 의 지연 조정 전압 생성회로 (MUX) 인 경우와 비교하여 약간 어긋나게 된다. 이 때문에, 본원 발명의 지연 회로 시스템이 실장되는 디지털 회로 시스템이 유전적 알고리즘으로 조정되는 경우, 특히 적합하다.
(실시예 3)
다음, 실시예 3 에 대하여 설명한다.
실시예 3 은 실시예 1 에서의 도 13 의 지연 조정 전압 생성회로 (MUX) 를 2 세트의 R-2R 사다리형 회로에 의해 구성하는 것이다. 실시예 1 의 경우의 2 직선 근사의 Va-Ba 특성을 실시예 1 의 경우보다 적은 칩 면적으로 실현할 수 있다.
도 21 에, 지연 조정 전압 생성회로 (MUX) 의 구성 원리도를 나타낸다. 도 21 에 있어서, 부호 41 은 저항치 (R) 의 저항, 42, 43, 45, 47 은 저항치 (2R) 의 저항, 44a, 44b, 44c, 46a, 46b, 46c, 48a, 48b, 48c 는 스위치, 49 는 조정값 입력 (Ba) 를 입력하는 단자, 50 은 지연 조정 전압 (Va) 을 출력하는 단자, 51, 52, 53 은 지연 조정 기준전압을 입력하는 단자이다.
조정값 입력 (Ba) 2진수 표기b3 b2 b1 b0 지연 조정 전압 (Va)
1 0111 (7Vs3+Vs2)/8
2 0110 (6Vs3+2Vs2)/8
3 0101 (5Vs3+3Vs2)/8
4 0100 (4Vs3+4Vs2)/8
5 0011 (3Vs3+5Vs2)/8
6 0010 (2Vs3+6Vs2)/8
7 0001 (Vs3+7Vs2)/8
8 0000 Vs2
8 1000 Vs2
9 1001 (1Vs1+7Vs2)/8
10 1010 (2Vs1+6Vs2)/8
11 1011 (3Vs1+5Vs2)/8
12 1100 (4Vs1+4Vs2)/8
13 1101 (5Vs1+3Vs2)/8
14 1110 (6Vs1+2Vs2)/8
15 1111 (7Vs1+Vs2)/8
b0∼b3 은 조정값 입력 (Ba) 의 각 비트를 나타낸다. Ba 와 b0∼b3 의 관계는 표 2 에 나타낸다. 편의상, 비트가 반전 (논리의 반전) 된 것을 ￣ 의 기호로 나타낸다. 또, 단자 (51∼53) 에 각각 지연 조정 기준전압 (Vs1, Vs2, Vs3) 이 입력된다.
스위치 (44a) 는 b0 과 b3 의 논리곱이 1 일 때 온이 되고, 그 이외에서는 오프가 된다. 스위치 (46a) 는 b0 와 ￣b3 인 논리곱이 1 일 때 온이 되고, 그 이외에서는 오프가 된다. 스위치 (48a) 는 ￣b0 가 1 일 때 온이 되고, 그 이외에서는 오프가 된다.
스위치 (44b) 는 b1 과 b3 의 논리곱이 1 일 때 온이 되고, 그 이외에서는 오프가 된다. 스위치 (46b) 는 b1 과 ￣b3 의 논리곱이 1 일 때 온이 되고, 그 이외에서는 오프가 된다. 스위치 (48b) 은 ￣b1 가 1 일 때 온이 되고, 그 이외에서는 오프가 된다.
스위치 (44c) 는 b2 와 b3 의 논리곱이 1 일 때 온이 되고, 그 이외에서는 오프가 된다. 스위치 (46c) 는 b2 와 ￣b3 의 논리곱이 1 일 때 온이 되고, 그 이외에서는 오프가 된다. 스위치 (48c) 는 ￣b2 가 1 일 때 온이 되고, 그 이외에서는 오프가 된다.
그런데, 도 21 의 회로는 b3 이 0 인 경우 스위치 (44a, 44b, 44c) 전부가 오프인 점에서, 도 22 에 나타내는 등가회로와 동등해진다. 또, b3 이 1 인 경우 스위치 (46a, 46b, 46c) 전부가 오프인 점에서, 도 23 에 나타내는 등가회로와 동등해진다.
도 22 의 회로와 도 23 의 회로를 전기적으로 동시에 조정값 설정에 사용하는 일이 없기 때문에, 2 개의 등가회로로 나누는 것이 가능하다. 그리고, 도 22 의 회로와 도 23 의 회로는 각각이 3 비트의 R-2R 사다리형 회로이다.
이와 같이 3 비트의 R-2R 사다리형 회로를 등가적으로 2 세트 형성하여, Vs1 로부터 Vs2 의 전압 발생역과, Vs2 로부터 Vs3 의 전압 발생역을 등가적으로 전환동작하고 있는 것을 특징으로 한다.
조정값 입력 (Ba) 에 대한 이 회로의 출력전압, 즉 지연 조정 전압 (Va) 의 관계는, 도 22 의 회로와 도 23 의 회로 각각에 있어서 R-2R 사다리형 회로의 원리에 의해 산출할 수 있다. 그 결과를 표 2 에 나타낸다. 또, 도 24 에 지연 조정값 입력 (Ba) 에 대한 지연 조정 전압 (Va) 의 관계를 나타낸다.
상술한 도 21 로 구성 원리를 나타내는 회로는, 제 2 실시예의 경우와 마찬가지로 FET 로 구성하는 것이 가능하다. 이 경우, LSI 화하기 쉬운 FET 를 사용함으로써 칩 면적을 작게 하는 것이 가능하다.
이 경우, 저항 (41 과 42) 은 도 17 에 나타내는 회로로 구성할 수 있다. 또, 저항 (43) 과 스위치 (44) 의 직렬의 회로를 FET 로 구성한 예를 도 25 에 나타낸다. 도 25 중 부호 10 은 N 채널 FET, 11 은 P 채널 FET, 14 는 인버터, 36, 38 은 스위치 양단의 단자, 39 는 스위치 전환제어의 입력단자이다.
단자 (39) 로부터의 신호는 직접 FET (10) 의 게이트에 접속되며, 인버터를 경유한 신호는 FET (11) 의 게이트에 접속된다. FET (10) 및 FET (11) 의 소스와 드레인은 각각 병렬로 접속된다.
39 의 신호입력이 「1」, 즉 Vdd 의 전압인 경우, FET (10) 및 FET (11) 가 소정의 저항치로 도통되고, 그 신호입력이 「0」, 즉 GND 의 전압인 경우, FET (10) 및 FET (11) 이 오프가 된다. FET (10, 11) 의 치수 형상을 최적 설계함으로써, 병렬 접속된 소스 드레인간의 저항이 소정의 값이 된다.
도 21 의 저항 (45) 과 스위치 (46a, 46b 또는 46c) 의 직렬의 회로, 저항 (47) 과 스위치 (48a, 48b 또는 48c) 의 직렬의 회로에 대해서도 도 25 의 회로에 의해 동일하게 구성할 수 있다.
도 21 의 지연 조정 전압 생성회로 (MUX) 의 회로를 도 17 및 도 25 의 FET 에 의한 회로로 구성한 경우를 도 26 에 나타낸다. 부호 15 는 N 채널 FET, 16 은 P 채널 FET 이다.
이 구성을 사용하면 LSI 화하기 쉬운 FET 를 사용하여 구성할 수 있으며 칩 면적을 작게 하는 것이 가능하고, 또한 꺾은선 근사에 의해 오차가 적은 지연 조정 전압 (Va) 을 생성할 수 있다. 또, 제 2 실시예의 경우와 같이, 본원 발명의 지연 회로 시스템이 실장되는 디지털 회로 시스템이 유전적 알고리즘으로 조정되는 경우 특히 적합하다.
또, 상기 서술한 실시예 1 내지 실시예 3 에 있어서, 지연 회로 (D) 를 다른 구성으로 하는 것도 가능하다. 도 27 에 지연 회로 (D) 의 다른 구성예를 도시한다. 도 27 에 있어서, 도 2 와 동일한 부호는 동일한 구성요소를 나타낸다. 또, M7, M8, M10 은 P 채널 FET, M9 는 N 채널 FET 이다.
도 27 중 M1 과 M2 에 의한 인버터 위에 FET (M7) 을 직렬 접속하며, M4 와 M5 에 의한 인버터 위에 FET (M8) 을 직렬 접속한다. 전류제어용 FET M7, M8 의 게이트 바이어스 전압을 생성하기 위해, FET (M9), FET (M10) 을 직렬 접속한 것을 부가한다.
FET (M3 및 M6) 에 대한 게이트 바이어스는, 전술한 지연 조정 전압 (Va) 이지만, FET (M10) 은 게이트 단자를 드레인 단자와 접속하여, 그 접속점에서 FET (M7, M8) 에 대한 게이트 바이어스를 급전하는 소위 커런트 미러 회로의 구성으로 되어 있다.
FET (M3 및 M6) 의 전류는, 도 3 의 전류 전압 특성에 기초하여 지연 조정 전압 (Va) 에 의해 규정되지만, 동일하게 하여 FET (M7 및 M8) 의 전류가 전류 전압 특성에 기초하여 지연 조정 전압 (Va) 에 의해 규정된다.
지연시간의 발생은 도 2 의 지연 회로와 마찬가지이지만, 이 도 27 의 지연 회로에서는 FET (M1 및 M4) 의 전류가 FET (M7 및 M8) 로 규정되는 점에서, 지연량을 정하는 FET (M7 및 M8) 이 여분으로 추가되게 되어, 도 2 의 지연 회로 (D) 의 경우보다도 도 27 의 경우의 지연 회로 (D) 쪽이 큰 지연시간을 실현할 수 있게 된다. 또, 이 경우 파형의 대칭성이 좋아진다.
또, 도 27 의 지연 회로 (D) 를 도 9 에 대표되는 지연 동기 루프 회로 (DLL1, 2, 3) 에 사용하는 경우, 지연 회로 (D (Ds)) 를 다단으로 하는데, FET (M9 및 M10) 으로 이루어지는 바이어스 발생회로를 공통으로 하는 것이 가능하다. 즉, 도 28 에 나타내는 바와 같이 FET (M9 및 M10) 으로 이루어지는 바이어스 발생회로를 공통 바이어스 발생회로로 하면, 그 만큼 회로 규모가 감소하여 칩 면적을 절약하는 것이 가능하다.
상기 실시예 1 내지 3 의 지연 회로에서는, 도 4 에 나타내는 바와 같이 부유용량 및 FET 의 용량으로 이루어지는 용량 (Cs1, Cs2) 을 사용하여 지연을 발생시켰지만, 이 용량 (Cs1, Cs2) 부분에 적극적으로 용량을 부가해도 된다. 이 경우의 용량은 메탈 전극으로 구성되는 용량, FET 의 게이트 용량 등이다. 이 경우, 지연시간을 크게 하는 것이 가능하다.
이상 설명한 실시예에서는, D-CLK 의 출력은 1 종류인 경우이지만, 말할 것도 없이 복수의 상이한 지연량의 D-CLK 를 발생시키는 경우에도 적응 가능하다. 이 경우는 상이한 지연량의 수의 지연 회로 (D) 와 지연 조정 전압 생성회로 (MUX) 를 형성하면 되고, 지연 동기 루프 회로 (DLL1 ~ DLL3) 는 공통으로 하는 것이 가능하다. 이로써 칩 면적의 유효 이용이 가능하다.
그리고, 지연 동기 루프 회로 (DLL1∼3) 의 안정성을 향상시키는 수단을 추가한다. 지연 회로 시스템 (1) 에 회로의 전원이 투입되어 기동할 때, 루프 필터 (6) 의 과도 (過渡) 적인 출력전압에 의해 지연 회로 (D) 의 지연량이 통상의 값에서 크게 어긋날 가능성이 있다. 그 경우, 위상비교기에 입력되는 신호의 위상 어긋남이 과대해져 지연 동기 루프 회로의 동작이 불안정해진다. 또, 위상비교기 (5) 의 입력신호의 위상차가 클록신호 (CLK) 의 1 주기가 아니라 2 주기 이상이 되는 이상 동작이 될 가능성도 있다.
전원 투입 직후에 루프 필터 (6) 의 출력전압을 정상상태에서의 전압 또는 그것보다도 Vdd 에 가까운 값으로 프리차지함으로써 상기 불안정성은 배제할 수 있다. 그것을 위한 구성을 도 29 에 나타낸다. 도 29 에 있어서, 부호 6 은 루프 필터, 61 은 카운터 회로, 62 는 디지털 아날로그 변환회로, 63 은 리셋 회로, 64 는 프리셋 데이터, 65 는 위상차 정보의 신호, 66 은 루프 필터 (6) 의 출력전압이다.
지연 동기 루프 회로 (DLL1 ~ 3) 의 위상비교기 (5) 의 출력인 위상차 정보의 신호 (65) 는 카운터 회로 (61) 에 입력된다. 이 위상차 정보의 신호 (65) 에 기초하여 카운터 회로 (61) 는 업 카운트 또는 다운 카운트의 계수를 한다. 카운터 회로 (61) 의 출력은 디지털 아날로그 변환회로 (62) 에 입력되고, 디지털 아날로그 변환회로 (62) 에 의해 아날로그값의 전압인 출력신호 (66) 로 변환되어 루프 필터 (6) 의 출력이 된다.
지연 회로 시스템 (1) 을 포함하는 디지털 시스템에 전원이 투입될 때에는, 리셋회로 (63) 는 지연 회로 시스템 (1) 에 전원이 투입되는 과도상태를 검출하고, 카운터 회로 (61) 는 프리셋 데이터 (64) 를 카운터 회로 내의 레지스터에 로드한다. 지연 회로 시스템 (1) 을 포함하는 디지털 시스템이 리셋 동작될 때에도 동일하게 동작한다.
프리셋 데이터 (64) 는 정상상태에서의 출력전압이 출력되는 데이터를 미리 기억시켜 둠으로써, 지연 회로 시스템 (1) 을 포함하는 디지털 시스템에 전원이 투입되는 기동시나 시스템의 리셋시에서도 지연 동기 루프 회로를 급속히 또한 안정적으로 기동할 수 있어, 이상 동작을 방지할 수 있다.
산업상 이용가능성
이와 같이 상기에서 나타내는 펄스 지연 회로를 갖는 디지털 처리장치에서는, 종래 기술에 의한 회로인, 다수의 인버터 회로와 멀티플렉서로 이루어지는 논리회로에서의 구성과 비교하여, 회로 면적이 지연의 지정이 4 비트인 경우에 1/5, 6비트인 경우에 1/10 으로 대폭 축소가 가능하여, LSI 의 칩 면적의 대폭적인 축소가 가능해진다.
또한 온도 환경 조건에서는, -10℃∼80℃ 의 주위 온도 변화에 대하여 종래 회로에서는 지연시간이 약 1.5배 정도 변화했었지만, 본원 발명에 의한 지연 회로에서는 온도에 의한 변화를 보상하는 기능을 형성함으로써, 설정된 지연시간이 온도 변화에 따라 변하지 않아 거의 일정하게 할 수 있다.
그리고, 고분해능의 지연시간 설정을 실현할 수 있다.

Claims (9)

  1. 클록신호의 타이밍을 가변으로 하기 위해 지연 회로를 구비한 디지털 회로에 있어서, 지연 동기 루프를 사용함으로써 상기 지연 회로의 지연량을 안정화시킨 것을 특징으로 하는 디지털 회로.
  2. 제 1 항에 있어서,
    상기 지연 회로의 구동전류를 제어함으로써 상기 지연 회로의 지연량을 가변으로 하는 것을 특징으로 하는 디지털 회로.
  3. 제 1 항에 있어서,
    상기 지연 회로는 2 개 이상의 기준전압을 합성하는 지연량 설정 전압 발생회로를 구비하고 있는 것을 특징으로 하는 디지털 회로.
  4. 제 3 항에 있어서,
    상기 지연량 설정 전압 발생회로는 꺾은선 근사에 의해 기준전압을 합성하는 것을 특징으로 하는 디지털 회로.
  5. 제 3 항에 있어서,
    상기 지연량 설정 전압 발생회로는 전압분할형 회로인 것을 특징으로 하는 디지털 회로.
  6. 제 3 항에 있어서,
    상기 지연량 설정 전압 발생회로는 사다리형 회로인 것을 특징으로 하는 디지털 회로.
  7. 제 3 항에 있어서,
    상기 지연량 설정 전압 발생회로는 MOSFET 을 사용하고 있는 것을 특징으로 하는 디지털 회로.
  8. 제 2 항에 있어서,
    상기 지연 회로의 구동전류를 제어하는 회로는 커런트 미러형 회로인 것을 특징으로 하는 디지털 회로.
  9. 제 1 항에 있어서,
    상기 지연 동기 루프는 기동시 안정화 수단을 갖는 것을 특징으로 하는 디지털 회로.
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