JPS6150329B2 - - Google Patents

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JPS6150329B2
JPS6150329B2 JP57097324A JP9732482A JPS6150329B2 JP S6150329 B2 JPS6150329 B2 JP S6150329B2 JP 57097324 A JP57097324 A JP 57097324A JP 9732482 A JP9732482 A JP 9732482A JP S6150329 B2 JPS6150329 B2 JP S6150329B2
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JP
Japan
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key
key switch
level
signal
voltage
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JP57097324A
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English (en)
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JPS58213330A (ja
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Noryuki Koyama
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Victor Company of Japan Ltd
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Victor Company of Japan Ltd
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Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
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Priority to GB08315115A priority patent/GB2121577B/en
Priority to US06/500,869 priority patent/US4583189A/en
Priority to FR8309615A priority patent/FR2528194B1/fr
Priority to DE19833320524 priority patent/DE3320524A1/de
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Publication of JPS6150329B2 publication Critical patent/JPS6150329B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
    • H03M11/22—Static coding
    • H03M11/24—Static coding using analogue means, e.g. by coding the states of multiple switches into a single multi-level analogue signal or by indicating the type of a device using the voltage level at a specific tap of a resistive divider

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Input From Keyboards Or The Like (AREA)

Description

【発明の詳細な説明】 本発明はキー入力判別装置に係り、キースキヤ
ン動作の際、入力信号レベルがメモリ内のデータ
よりも小なる値のときは、キースイツチがオフさ
れたと判別することにより、特にキースイツチを
オフとする時にキースイツチの接触抵抗が徐々に
変化するために生ずるキー入力の誤判別を防止し
得るキー入力判別装置を提供することを目的とす
る。
キースイツチ群の任意の一のキースイツチをオ
ンすると、キー入力判別装置がキー入力を判別し
てVTR等の被制御機器にオンしたキースイツチ
に対応した所定のモードの動作をさせることが一
般に行なわれる。従来、このキー入力判別装置
は、マトリクス処理方式、シリアル転送方式など
によりキー入力を判別していたが、これらはいず
れもキースイツチ群とキー入力判別装置との間の
接続線数が被制御機器のモード数に応じて複数本
必要であり、装置の小型化に制約を与えていた。
そこで、従来、装置の小型化のためには、第１図
に示す如き回路構成のラダー方式のキー入力判別
装置を用いていた。
同図において、S1〜S7は夫々７個のキースイツ
チで、それらの一方の端子は抵抗R4〜R9を介し
て互いに接続される一方、S3〜S7の他方の端子は
共通に接続されて抵抗R1とR2の接続点に接続さ
れている。またキースイツチS1及びS2の他方の端
子は、抵抗R5，R6及びキースイツチS3の一方の
端子の接続点に夫々共通に接続されており、更に
抵抗R4とキースイツチS1の一方の端子との接続
点は抵抗R3を介して接地されている。また抵抗
R1の一端は電源入力端子に接続されている。こ
れにより、７個のキースイツチS1〜S7のうちの任
意の１個のキースイツチをオンすると、オンした
キースイツチに対応して予め設定された電圧が抵
抗R2を介してコンパレータ１の非反転入力端子
に印加される。すなわち、ここではキースイツチ
S7をオンした時に抵抗R1，R3〜R9の分圧比で決
まる高い電圧がコンパレータ１の非反転入力端子
に印加され、以下、S6，S5，S4，S3，S2，S1なる
順序でオンされたときは漸次低くなる電圧がコン
パレータ１の非反転入力端子に印加される。な
お、キースイツチS1〜S7がすべてオフのときは、
最も高い電圧（電源電圧Vcc）がコンパレータ１
の非反転入力端子に印加される。
コンパレータ１の非反転入力端子には、マイク
ロコンピユータ２の出力ポート３ａ〜３ｄから
夫々取り出された矩形波（４ビツトのデイジタル
信号）をはしご形DA変換回路（ラダー回路）４
でデイジタル−アナログ変換して得た階段波が一
定周期で供給される。いま、出力ポート３ａ，３
ｂ，３ｃ，３ｄの各出力信号が、第２図Ａ，Ｂ，
Ｃ，Ｄに夫々示す如き矩形波ａ，ｂ，ｃ，ｄであ
るものとすると、はしご形DA変換回路４の出力
信号は、同図Ｅに示す如き階段波ｅとなる。この
階段波ｅはキースイツチS1〜S7のオン，オフに拘
らず、常に繰り返し発生されている。
コンパレータ１はキースイツチS1〜S7からの入
力電圧と上記階段波ｅとを夫々レベル比較し、階
段波ｅが入力電圧よりも高くなつた時点でローレ
ベルの一致信号を発生し、この一致信号をマイク
ロコンピユータ２に印加する。なお、階段波ｅの
最高電圧は電源電圧Vccよりも小で、かつ、S7オ
ン時の電圧よりも大に選定されている。マイクロ
コンピユータ２は、キースキヤン動作時には第３
図に示すフローチヤートに従つてキー入力判別を
行なる。すなわち、マイクロコンピユータ２は一
致信号が入力されると、その時の階段波ｅの電圧
値を内蔵のメモリに記憶し、次に再び一致信号が
入来すると、その時の階段波ｅの電圧値（これを
第３図にＡで示す）と、前回メモリに記憶された
電圧値（これを第３図にＭで示す）とを夫々比較
し、両者が等しい場合は第３図に示す如く、一致
回数が一定回数（ここでは一例として10回）繰り
返されたかを判定し、10回未満のときは内蔵の一
致回数計数用カウンタのカウントを行なつてから
再び上記の動作を繰り返す。このようにして、マ
イクロコンピユータ２は上記カウンタの計数値が
“10”になる（すなわち同じ値のキー入力電圧が
10回のキースキヤンにより連続して入来する）
と、入力電圧から判別した一のキースイツチがオ
ンとされてそのキー入力があつたと判断し、被制
御機器にそれに対応した所定の動作をさせる。
他方、マイクロコンピユータ２は、一致信号が
入来した時の階段波ｅの電圧値Ａとメモリの記憶
電圧値Ｍとが等しくない時には、メモリの記憶電
圧値ＭをＡに変更した後、前記一致回数計数用カ
ウンタをリセツトして再びキースキヤン動作を繰
り返す。このようなキースキヤン動作によりキー
スイツチ入力を判別するラダー方式のキー入力判
別装置によれば、キースイツチ群とコンパレータ
１との間の接続線数が２本で済み、装置の小型化
に好適である。
しかるに、キースイツチS1〜S7のどのキースイ
ツチをオン，オフする場合も、コンパレータ１の
非反転入力端子に印加される一のキースイツチか
らの入力電圧波形は第４図に破線で示す理想波形
とはならず、同図に実線で示す如き波形となるこ
とがある。すなわち、第４図にt1で示す時刻で或
るキースイツチが押されてオンとされると、コン
パレータ１の非反転入力端子の入力電圧は極めて
小なる時間後に所定の電圧に立下る。これはキー
スイツチがある一定量押されると接点が閉成され
るように引き込む構造であるからである。これに
対し、押していたキースイツチから第４図にt2で
示す時刻で指を離すとキースイツチが自動復帰し
てオフされるが、指の離し方が中途半端でキース
イツチの接点が徐々に離れるような場合は、キー
スイツチの接触抵抗により、時刻t2以降、実線で
示す如くそのキースイツチがオンである時の電圧
よりも若干大なる値の電圧が比較的長い期間入来
する。このような場合、従来装置では上記のキー
スイツチのオン，オフの不安定な期間の電圧に対
応するキースイツチが押されたと誤つて判別して
しまつていた。
本発明は上記の欠点を除去したものであり、以
下第５図及び第６図と共にその一実施例について
説明する。
第５図は本発明装置の要部の動作の一実施例を
説明するフローチヤートである。本実施例は第３
図に示した従来装置の動作を説明するフローチヤ
ートに、更に第５図に破線で囲んだ部分の信号処
理手順を設けたものであり、回路構成は第１図に
示したものと同様である。すなわち、第１図に示
したマイクロコンピユータ２は、第５図に示す如
く、まずキースイツチS1〜S7がすべてオフである
か否かをコンパレータ１の出力信号から判定す
る。キースイツチS1〜S7がすべてオフであるとき
は、コンパレータ１の出力電圧は常にＨレベルで
あり、これによりマイクロコンピユータ２は内蔵
のメモリに、S1〜S7のうちオン時に出力されるキ
ースイツチ出力信号レベルの最大値がコンパレー
タ１に供給されたときの階段波電圧値（Ａの最大
値）をプリセツトする。しかる後に、キースキヤ
ン動作により一致信号が入来した時の階段波ｅの
電圧値Ａとメモリの記憶電圧値Ｍとが等しいか否
かを検出し、等しくないときは電圧値Ａと記憶電
圧値Ｍとの大小判定を行なう。電圧値Ａが記憶電
圧値Ｍよりも小のときには、記憶電圧値Ｍを電圧
値Ａの値に変更した後、一致回数計数用カウンタ
をリセツトして再びキースキヤン動作を繰り返
し、他方、電圧値Ａが記憶電圧値Ｍよりも大のと
きには、キースイツチがオフされたものと判断し
て被制御機器に所定の動作をさせる。
この結果、本実施例によれば、例えば第１図に
示すキースイツチS3を押してこれをオンしたもの
とすると、コンパレータ１の非反転入力端子に
は、第６図Ａに実線で示す如く、オン時点より極
めて短時間でVccからＲ３＋Ｒ４＋Ｒ５／Ｒ１＋Ｒ３＋
Ｒ４＋Ｒ５Vccに示す レベルにまで立下る。これにより、コンパレータ
１の反転入力端子には第６図Ｂに示す如き波形の
階段波が印加され、コンパレータ１からは同図Ｃ
に示す如き一致信号が出力されてマイクロコンピ
ユータ２に印加される。そして、一致信号入来時
の階段波の電圧値は第６図Ｃの波形の下側の丸数
字で示す如く、キースイツチS3のオン直後は
「６」で示す値であるが次の一致信号入来時には
キースイツチS3からの電圧値が所定値にまで立下
つているので、「５」で示す値となり、これが続
けて10回入力されると、マイクロコンピユータ２
はキースイツチS3の入力があつたと判別する。
他方、キースイツチS3を押している指を離す
と、理想的には第６図Ａに破線で示す如く、コ
ンパレータ１の非反転入力端子の入力電圧は瞬時
に立上るのであるが、前記したように指の離し方
が中途半端であると、同図Ａに実線で示す如く
キースイツチS3のオン時よりも若干高い値の電圧
が比較的長い期間コンパレータ１の非反転入力端
子に印加される。このため、マイクロコンピユー
タ２は第６図Ｃに示す如く一致信号が入来した時
の階段波の電圧は、キースイツチS4入力時の値の
「６」であるとして検出する。
これが一致信号が10回入力される度に同じ値
「６」であると、従来装置ではキースイツチS4が
オンとなつたものと判断し、誤動作を引き起して
いた。これに対し、本実施例によれば、マイクロ
コンピユータ２は一致信号が入来した時の階段波
の電圧が「６」であると検出すると、前記したよ
うにメモリの記憶電圧値「５」と大小判定を行な
い、この場合はメモリの記憶電圧値よりも大であ
るため、キースイツチS3がオフされたものとして
正しい判別を行なうことができる。
なお、本発明は上記の実施例に限定されるもの
ではなく、その他種々の変形例（例えばＡ＞Ｍで
あることを一定回数繰り返し検出した時点でキー
スイツチがオフされたと判別するなど）も包含す
るものである。
上述の如く、本発明になるキー入力判別装置
は、コンパレータから一致信号が出力された時の
比較信号のレベルとメモリ回路に記憶された比較
信号のレベルとの大小判定を行ない、前者が後者
よりも大なるときはそれまでオンであるキースイ
ツチがオフされたと判別するよう構成したため、
キースイツチをオフするためキースイツチから指
を離す時に指の離し方が中途半端なために、その
キースイツチがオンである時の電圧よりも若干大
なる値の電圧が比較的長い期間入来した場合、従
来装置の如き誤判別をすることなく、正確にキー
スイツチがオフとされたことを判別することがで
き、従つて被制御機器をキースイツチのオフ時に
誤動作させることも防止することができる等の特
長を有するものである。
【図面の簡単な説明】
第１図はキー入力判別装置の一例を示す回路
図、第２図Ａ〜Ｅは夫々第１図の動作説明用信号
波形図、第３図は従来装置の要部の動作の一例を
示すフローチヤート、第４図は第１図の要部の信
号波形を示す図、第５図は本発明装置の要部の動
作の一実施例を示すフローチヤート、第６図Ａ〜
Ｃは夫々本発明装置の動作を説明するための信号
波形図である。 １…コンパレータ、２…マイクロコンピユー
タ、４…はしご形DA変換回路（ラダー回路）。

Claims (1)

    【特許請求の範囲】
  1. １ 複数個のキースイツチの夫々に予め割当てら
    れたレベルの信号をキースイツチのオン時にコン
    パレータに供給して時間の経過と共にレベルが変
    化する比較信号と周期的にレベル比較をし、該コ
    ンパレータから一致信号が出力された時にその時
    の該比較信号のレベルとメモリ回路に前回記憶し
    た該比較信号のレベルとを夫々比較し、両者が等
    しいことが一定回数繰り返されたときに、上記コ
    ンパレータの入力信号レベルに対応する一のキー
    スイツチからキー入力があつたことを判別するキ
    ー入力判別装置において、該一致信号が出力され
    た時の該比較信号のレベルと該メモリ回路に記憶
    された比較信号のレベルとの大小判定を行ない、
    前者が後者よりも大なるときは、それまでオンで
    あるキースイツチがオフとされたと判別するよう
    構成したことを特徴とするキー入力判別装置。
JP57097324A 1982-06-07 1982-06-07 キ−入力判別装置 Granted JPS58213330A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP57097324A JPS58213330A (ja) 1982-06-07 1982-06-07 キ−入力判別装置
GB08315115A GB2121577B (en) 1982-06-07 1983-06-02 Microprocessor-based scan-mode keying circuit
US06/500,869 US4583189A (en) 1982-06-07 1983-06-03 Microprocessor-based scan-mode keying circuit
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Applications Claiming Priority (1)

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JPS58213330A JPS58213330A (ja) 1983-12-12
JPS6150329B2 true JPS6150329B2 (ja) 1986-11-04

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ID=14189298

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JP (1) JPS58213330A (ja)
DE (1) DE3320524A1 (ja)
FR (1) FR2528194B1 (ja)
GB (1) GB2121577B (ja)

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