JPH0348180A - スイッチ状態高速検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、出力信号線と入力信号線の交差部分にマトリ
クス状に配置されたスイッチのオン／オフを検出する装
置に関する。

〔従来技術とその問題点〕

各種電子機器において、複数のキースイッチにおける各
キー操作（スイッチ操作）を検出する場合、電子機器の
小型化とキー操作検出制御の容易化を図る等のために、
キースイッチに接続される信号線をなるべく少なくする
必要がある。

このように、複数のキー操作を少ない信号線で検出する
従来方式として、キーマトリクス方式がある。

第５図にキーマトリクス方式の第１の従来例を示す。

ＣＰＵ７（７）各出力端子ＫＯ１〜ＫＯ３は、各インバ
ータ３　（＃１）〜３　（＃３）に入力し、該各インバ
ータからは、各出力信号線ｆｌ〜ｊ２３が出力される。

該各出力信号線には、３本の入力信号線ｍ１〜ｍ３が交
差している。そして、出力信号線ｆｌと入力信号線ｍ１
−〜３の各３つの交点において、出力信号線ｆｌは、各
ダイオード２　（＃１）、２　（＃４）、２　（＃７）
のアノード側に接続され、該各ダイオードのカソード側
は、各キースイッチｌ　（＃ｌ）、１　（＃４）、１　
（＃７）の第１の端子に接続され、該各キースイッチの
第２の端子は、各入力信号線ｍ１−ｍ３に接続される。

また、出力信号線１２と入力信号線ｍｌ〜ｍ３の各３つ
の交点において、出力信号線１２は、各ダイオード２　
（＃２）、２　（＃５）、２　（＃８）のアノード側に
接続され、該各ダイオードのカソード側は、各キースイ
ッチ１　（＃２）、１　（＃５）、１　（＃８）の第１
の端子に接続され、該各キースイッチの第２の端子は、
各入力信号線ｍ１−ｍ３に接続される。

同様に、出力信号線ｉ３と入力信号線ｍ１〜ｍ３の各３
つの交点において、出力信号線１３は、各ダイオード２
　（＃３）、２　（＃６）、２　（＃９）のアノード側
に接続され、該各ダイオードのカソード側は、各キース
イッチｌ　（＃３）、１　（＃６）、１　（＃９）の第
１の端子に接続され、該各キースイッチの第２の端子は
、各入力信号線ｍｌｘｍ３に接続される。

各入力信号線ｍ１〜ｍ３は、各々インバータ４（＃１）
〜４　（＃３）に入力する。そして、該各インバータの
出力は、ＣＰＵ７の各入力端子Ｋｌｌ〜Ｋ１３に入力す
る。各インバータ４　（＃１）〜４　（＃３）は、各入
力信号、線ｍｌｘｍ３が、各々闇値電圧ＶＴ１１以下の
電圧になるとハイレベル、ＶＴＨ以上の電圧になるとロ
ーレベルの電圧を出力する。

各入力信号線ｍ１〜ｍ３には、二方が接地される容量６
　（＃ｌ）〜６　（＃３）が存在する。各入力信号線に
は固有の容量のほかに、ノイズ対策のために実際のコン
デンサが挿入される場合もあるが、それらを合計したも
のが上記容量６　（＃１）〜６　（＃３）として表現さ
れる。

また、各入力信号線ｍ１〜ｍ３には、上記各容量６　（
＃１）〜６　（＃３）に並列に、等しい抵抗値Ｒ７の抵
抗５　（＃１）〜５　（＃３）が接続され、各一方の端
子は各々接地される。

そして、ＣＰＵ７は、出力端子ＫＯＩ〜ＫＯ３に後述す
る制御電圧を出力し、入力端子Ｋｌｌ〜ＫＩ３、より入
力する検出電圧を判別して、各キースイッチ１　（＃１
）〜１　（＃９）のキー操作の有無を検出する。

第７図に、第５図の各キースイッチ１　（＃１）〜１（
＃９）の等価回路を示す。同図（ａ）は、理想的な場合
であるが、実際には同図（ｂ）のように、両端子Ａ、Ｂ
間に抵抗値ｒが存在する。この抵抗値ｒは、キースイッ
チの種類によって異なるが、安価なものではその値が大
きくなる。

また、特には図示しないプリント基板上に配線される第
５図の出力信号線１１〜１３及び入力信号線ｍ１〜ｍ３
自体にも、大きな抵抗値がある場合もあり、第７図の抵
抗値ｒはこれらの抵抗値も含むものとする。

第６図に、第５図の第１の従来例の動作タイミングチャ
ートを示す。ＣＰＵ７は、各出力端子ＫＯ１〜ＫＯ３の
出力として、同図（ａ）〜（Ｃ）に示すような電圧パル
スを出力する。ＫＯＩ〜ＫＯ３は、順次ローレベルとな
る動作が繰り返される。

同図（ｄ）のＲＥＡＤパルスは、ＣＰＵ７がＫｌｌ〜゛
ＫＩ３を読み込むタイミングを示す。上記各ＫＯＩ出力
〜ＫＯ３出力がローレベルに立ち下がってから時間Ｔ後
に、各入力端子Ｋ１１−ＫＩ３に入力する電圧を読み込
む。

上記従来例において、今、キースイッチ１　（＃１）の
みがオンされている場合を考える。

この場合に、各インバータ３　（＃１）〜３　（＃３）
がノｈイレベル電圧を出力するときのオン抵抗すなわち
出カイ、ンピーダンスをＲｏとすると、°第６図（ａ）
のＫＯ１出力がローレベルとなる期間の抵抗関係は、第
８図のようになる。電圧■ＤＤは各インバータ３（＃１
）〜３　（＃３）の電源電圧、抵抗値ｒはキースイ・ン
チ１　（＃１）の抵抗値（第７図参照）、抵抗値Ｒ＋は
抵抗５　（＃１）の抵抗値である。また、インバータ４
（＃１）の入力インピーダンスは十分に大きいとする。

これより、インバータ４　（＃１）の入力電圧は、イン
バータ３　（＃１）の電源電圧ｖＤＤからダイオード２
（＃１）の順方向電圧Ｖ、を引いた電圧を、各抵抗値Ｒ
ｏ＋ｒとＲ，で分圧した電圧である。すなわち、である
。第６図（ｅ）〜（ｇ）のインバータ４　（＃１）への
入力、及び（ｈ）〜（ｊ）のＣＰＵ７の入力端子Ｋｌｌ
への入力において、同図（ｅ）及び（ハ）のケース■は
上記（１）式でＲ，十ｒとＲ１の比が適正な場合、同図
（ｆ）及び（ｉ）のケース■はＲ，が大きすぎる場合、
同図（（至）及び（ｊ）のケース■はＲ１が小さすぎる
場合である。

第６図（ａ）のＫＯＩ出力がローレベルの期間でみると
、ケース■と■の場合は、第６図（ｅ）及び（ｆ）のよ
うにインバータ４　（＃１）への入力電圧が闇値電圧Ｖ
丁Ｈを越えており、入力端子Ｋｌｌへの入力電圧は、第
６図色）及び（ｉ）のように正しい値を示している。こ
れに対してケース■では、第６図（ｇ）のように闇値電
圧ＶＴＨを下回り、入力端子ＫＩ３への入力電圧は、第
６図０）のように異常となる。すなわち、抵抗値Ｒ＠＋
ｒに比べてＲ＋が小さすぎるとキースイッチのオン操作
が検出できない。

この場合の最悪状態は、第５図のキースイッチ１　（＃
１）、１　（＃４）、１　（＃７）を同時にオンした場
合である。この場合に、第６図（ａ）の出力端子ＫＯＩ
出力がローレベルの期間の、インバータ４　（＃１）に
関する抵抗関係を第９図に示す。なお、インバータ４　
（＃１）〜４　（＃３）の入力インピーダンスは値が充
分大きく、無視できるため省略しである。また、Ｒｏは
インバータ３　（＃１）のオン抵抗、ｒは各キースイッ
チ１　（＃１）、１　（＃４）、１　（＃７）の抵抗値
、３つのＲ８は各抵抗５　（＃ｌ）〜５　（＃３）の抵
抗値である。

同図において、Ｒｏを流れる電流は、各Ｒ，を流れる電
流の３倍である。従って、インバータ４　（＃ｌ）への
入力は、 となり、入力信号線の本数が多いはどＲｏの影響が大き
く出る。すなわち、第５図の３本の入力信号線ｍ１〜ｍ
３が更に１本に増えると、ｎＸＲ，、のオーダーで影響
がでる。このように、多数のキースイッチが同時にオン
した場合、上記（２）式の分母の値が大きくなり、イン
バータ４　（＃１）への入力電圧が小さくなるため、電
圧検出のための闇値電圧ＶＴＨを越えなくなって入力端
子Ｋｌｌから電圧を検出できない、従って、Ｒｏの値を
小さくする必要がでてくる。

しかし、インバータ３　（＃１）〜３　（＃３）をＣＭ
Ｏ３で製造した場合、特にＬＳＩ化しようとすると、Ｒ
ｏをあまり小さい値にすることはできないという制約が
ある。従って、相対的にＲ１をますます大きくしなけれ
ばならなくなる。ところが、Ｒ３をあまり大きくすると
不都合が起こる。

第６図の例では、同図（ｂ）のＫＯ２出力がローレベル
となる期間で起こっている。すなわち、キースイッチ１
　（＃２）はオフなのでインバータ４　（＃１）への入
力は、第６図（ｄ）のＲＥＡＤパルスがハイレベルとな
るタイミングでは、閾値電圧ｖｔｎ以下になっている必
要があるが（第６図（ｅ）参照）、ケース■の場合、同
図（ｆ）のようにｖｔｎ以上となり、入力端子Ｋｌｌへ
の入力電圧はローレベルとなってしまうため、ＣＰＵ７
はキースイッチ１　（＃２）もオンされていると判別し
てしまう。

これは、Ｒ１が大きすぎるために、第５図の容量６　（
＃１）に蓄積された電荷を、時間Ｔの間にディスチャー
ジ（放電）できなかったためである。

上記問題は、第６図（ａ）　〜（Ｃ）の各ＫＯＩ　〜Ｋ
Ｏ３の出力電圧がローレベルとなる期間を長くし、同図
（ｄ）のＲＥＡＤパルスが出力されるまでの待ち時間Ｔ
を大きくすれば解決できるが、そのようにするとキー操
作検出のための１サイクルＴｓ　　（第６図参照）が長
くなってしまい、キー操作の検出が遅くなる。また、キ
ー操作と他の処理を交互に行うようなシステムでは、キ
ー操作の検出に時間を取られ、他の処理の速度が遅くな
ってしまうという問題点を有している。

特に、例えば電子キーボードのタッチ検出鍵盤では、１
個の鍵に２組のスイッチ接点を設け、２つがオンする時
間差を測定して、押鍵速度を検出するものがあるが、こ
のような場合にはスイッチオンの時間差を精度よく検出
する必要がある。しかし、前述の従来例を適用しようと
すると、キー操作の検出が遅れるため応答性の悪い電子
キーボードとなってしまうという問題点を有している。

上述のごとく、キー操作の検出時間が長くならないため
にはＲ，を大きくするのには限界がある。

従って、結局、前記（２）式の分母のＲｏの影響を抑え
るためには、入力信号線の数をむやみに増やすことはで
きなくなる。今、キースイッチがｎｘｎ個ある場合は、
入力信号線及び出力信号線を０本ずつとすると信号線数
は最小になるが、上述のように入力信号線数に制限があ
るため、キーマトリクスを最適に構成できず、出力信号
線数が増加してしまうという問題点を有している。

ここで第２の従来例について述べる。

第２の従来例は第１０図に示すように構成されている。

第１Ｏ図と第５図とを比較すればわかるように、第２の
従来例は第１の従来例と逆の論理で動作するよう構成さ
れている。

つまり、第１の従来例において（第５図参照）、ＣＰＵ
７はに０１→ＫＯ２→ＫＯ３→ＫＯＩの順序で順次ロー
レベルの電圧パルスを出力し、該電圧パルスの出力開始
から時間Ｔ後にＫ１１−Ｋｌ３に入力される電圧値を読
み取っている。そして、Ｋｌｌ〜ＫＩ３のいずれかの電
圧値がローレベルであれば、キースイッチ１　（＃ｌ）
〜（＃９）のいずれかが操作されたものと判断している
。

上記動作は第６図のタイミングチャートを参照しながら
先に述べた通りである。

これに対し第２の従来例において（第１Ｏ図参照）、Ｃ
ＰＵ７はＫＯＩ→ＫＯ２→ＫＯ３→ＫＯ１の順序で順次
ハイレベルの電圧パルスを出力している（第１１図（ａ
）〜（Ｃ））、そして第１の従来例と同様、該電圧パル
スの出力開始から時間Ｔ後にＫ１１−ＫＩ３に入力され
る電圧値を読み取り（第１１図（ｄ））、Ｋｌｔ〜ＫＩ
３のいずれかに入力される電圧値がハイレベルであれば
、キースイッチ１　（＃１）〜（＃９）のいずれかが操
作されたものと判断している。

このような第２の従来例においても第１の従来例と同じ
問題が生じる。

今、第１０図においてキースイッチ１　（＃１）のみが
オンされている場合を考える。

この場合に、各インバータ３　（＃１）〜３　（＃３）
がローレベル電圧を出力するときのオン抵抗すなわち出
力インピーダンスをＲｏとすると、第１１図（ａ）のＫ
ＯＩ出力がハイレベルとなる期間の抵抗関係は、第１２
図のようになる。電圧ＶＤＤは各入力信号線ｍ１〜ｍ３
に抵抗５　（＃１）　〜５　（＃３）を介して印加され
る電源電圧、抵抗値ｒはキースイッチ１　（＃１）の抵
抗値（第７図参照）、抵抗値Ｒ８は抵抗５　（＃ｌ）の
抵抗値である。また、インバータ４　（＃ｌ）の入力イ
ンピーダンスは十分に大きいとする。

これより、インバータ４　（＃１）の入力電圧は、上記
電源電圧ＶＤＤからダイオード２　（＃ｌ）の順方向電
圧ｖＦを引いた電圧を、各抵抗値Ｒ６＋ｒとＲ１で分圧
した電圧に、ダイオード２　（＃１）の順方向電圧■。

を加えた電圧である。すなわち、 である。第１１図（ｅ）〜（６）のインバータ４　（＃
１）への人力、及び（５）〜（ｊ）のＣＰＵＴの入力端
子Ｋｌｌへの入力において、同図（ｅ）及び色）のケー
ス■は上記（３）式でＲｏ＋ｒとＲ１の比が適正な場合
、同図（ｆ）及び（ｉ）のケース■はＲ３が大きすぎる
場合、同図（６）及び（ｊ）のケース■はＲ，が小さす
ぎる場合である。

第１１図（ａ）のＫＯＩ出力がハイレベルの期間でみる
と、ケース■と■の場合は、第１１図（ｅ）及び（ｆ）
のようにインバータ４　（＃ｌ）への入力電圧が闇値電
圧Ｖ丁Ｎを下まわっており、入力端子Ｋｌｌへの入力電
圧は、第１１図（ロ）及び（ｉ）のように正しい値を示
している。これに対してケース■では、第１１図（匂の
ように闇値電圧ＶＴＨを下回らず、入力端子ＫＩ３への
入力電圧は、第１１図（ｊ）のように゛異常となる。す
なわち、抵抗値Ｒ，＋ｒに比べてＲ１が小さすぎるとキ
ースイッチのオン操作が検出できない。

この場合の最悪状態は、第１０図のキースイッチ１　（
＃１）、１　（＃４）、１　（＃７）を同時にオンした
場合である。この場合に、第１１図（ａ）の出力端子Ｋ
Ｏ１出力がハイレベルの期間の、インバータ４　（＃１
）に関する抵抗関係を第１３図に示す。なお、インバー
タ４　（＃１）〜４　（＃３）の入力インピーダンスは
値が充分大きく、無視できるため省略しである。また、
Ｒ，はインバータ３　（＃１）のオン抵抗、ｒは各キー
スイッチ１　（＃１）、１　（＃４）、１　（＃７）の
抵抗値、３つのＲ１は各抵抗５　（＃ｌ）〜５　（＃３
）の抵抗値である。

同図において、Ｒｏを流れる電流は、各Ｒ１を流れる電
流の３倍である。従って、インバータ４　（＃１）への
入力は、 となり、入力信号線の本数が多いほどＲｏの影響が大き
く出る。すなわち、第１０図の３本の入力信号線ｍ１〜
ｍ３が更にｎ本に増えると、ｎＸＲ，のオーダーで影響
がでる。このように、多数のキースイッチが同時にオン
した場合、上記（４）式の分母の抵抗値Ｒ１の影響が小
さくなり、インバータ４（＃１）への入力電圧が下降し
なくなるため、電圧検出のための闇値電圧ＶｔＵを下ま
わらなくなって入力端子Ｋｌｌから電圧を検出できない
。従って、Ｒｏの値を小さくする必要がでてくる。

しかし、第１の従来例の説明で述べた通り、インバータ
３　（＃１）〜３　（＃３）をＣＭＯ３で製造した場合
、特にＬＳＩ化しようとすると、Ｒｏをあまり小さい値
にすることはできないという制約がある。

従って、第２の従来例の場合においても、相対的にＲ６
をますます大きくしなければならなくなる。

ところが、Ｒ１をあまり大きくすると第１の従来例と同
様な不都合が起こる。

第１１図の例では、同図■）のＫＯ２出力がハイレベル
となる期間で起こっている。すなわち、キースイッチ１
　（＃２）はオフなのでインバータ４　（＃１）への入
力は、第１１図（ｄ）のＲＥＡＤパルスがハイレベルと
なるタイミングでは、闇値電圧Ｖ丁Ｈ以上になっている
必要があるが（第１１図（ｅ）参照）、ケース■の場合
、同図（ｆ）のようにｖＴＩＩ以下となり、入力端子Ｋ
ｌｌへの入力電圧はハイレベルとなってしまうため、Ｃ
ＰＵ７はキースイッチ１　（＃２）もオンされていると
判別してしまう。

これは、Ｒ３が大きすぎるために、第１Ｏ図の容量６　
（＃１）に電荷を、時間Ｔで充分チャージ（充電）でき
なかったためである。

上記問題は、第１１図（ａ）　〜（Ｃ）の各ＫＯ１〜Ｋ
Ｏ３の出力電圧がハイレベルとなる期間を長くし、同図
（ｄ）のＲＥＡＤパルスが出力されるまでの待ち時間Ｔ
を大きくすれば解決できるが、そのようにするとキー操
作検出のための１サイクルＴｓ（第１１図参照）が長く
なってしまい、キー操作の検出が遅くなって好ましくな
いことは第１の従来例の説明で述べた通りである。

〔発明の目的及び要点〕

本発明の目的は、キー操作検出の待ち時間を短縮し、入
力信号線数を多く確保できるようにしてキースイッチ数
に対する全体の信号線数を減少させることにより、キー
操作の高速検出、キー操作検出時間の短縮による他の処
理の能率向上及び回路規模の縮小化を実現することにあ
る。

そして、上記目的は、複数の出力信号線に複数の入力信
号線をマトリクス状に交差させ、該各交差部分に前記各
出力信号線と前記各入力信号線を選択的に接続するスイ
ッチ手段を設け、前記各出力信号線に電圧パルスを順次
印加して前記各入力信号線の電圧状態を検出することに
より、前記各スイッチ手段のオン／オフ状態を検出する
スイッチ状態検出装置に、前記各入力信号線に対し設け
られ、前記各出力信号線に前記電圧パルスを印加する前
の各タイミングにおいて、前記各入力信号線上の電荷を
急速に放電する放電手段を設けること（本願第１発明）
或いは、複数の出力信号線に複数の入力信号線をマトリ
クス状に交差させ、該各交差部分に前記各出力信号線と
前記各入力信号線を選択的に接続するスイッチ手段を設
け、前記各出力信号線に電圧パルスを順次印加して前記
各゛入力信号線の電圧状態を検出することにより、前記
各スイッチ手段のオン／オフ状態を検出するスイッチ状
態検出装置に、前記各入力信号線に対し設けられ、前記
各出力信号線に前記電圧パルスを印加する前の各タイミ
ングにおいて、前記各入力信号線上に電荷を急速に充電
する充電手段を設けること（本願第２発明）により解決
される。

つまり、正論理で動作するスイッチ状態検出装置（第１
実施例に対応する）においては、その出力信号線にキー
コモン信号を出力する前に入力信号線上の電荷を強制的
にディスチャージしく本願第１発明）、負論理で動作す
るスイッチ状態検出装置（第２実施例に対応する）にお
いては、その出力信号線にキーコモン信号を出力する前
に入力信号線上に電荷を強制的にチャージして（本願第
２発明）、前記入力信号線へのチャージ、ディスチャー
ジを助けてやるようにしたことを要点とする。

〔第１実施例〕 以下、図面を参照しながら本発明の第１実施例を説明す
る。

第１図は、本発明の第１実施例の構成図である。

第５図の第１の従来例と異なるのは、各入力信号線ｍ１
〜ｍ３が、各ＭＯＳＦＥＴ（以下、単にＦＥＴと呼ぶ）
８（＃１）〜８　（＃３）を介して選択的に接地され得
る点である。

そして、ＣＰＵ７’は、前述の第５図のＣＰＵ７の機能
に加え、端子ＤＩＳからディスチャージ用の制御電圧（
以下、ＤＩＳ出力と呼ぶ）を出力する機能を有し、その
ＤＩＳ出力は各ＦＥＴのゲート端子に共通に入力する。

これにより、各Ｆ　Ｅ　Ｔ　８　（＃１）〜８　（＃３
）は、上記ＤＩＳ出力がハイレベルとなるタイミングで
同時にオンとなり、逆に、ＤＩＳ出力がローレベルのタ
イミングではハイインピーダンスとなる。

従って、ＤＩＳ出力がハイレベルとなると、各入力信号
線ｍ１−ｍ３は、即座にローレベル（接地レベル）とな
る。

第１図の構成において、抵抗５　（＃１）〜５　（＃３
）は、図面上は第５図の第１の従来例と同じであるが、
実際には後述するように、第１実施例の抵抗値Ｒ１の方
が第１の従来例の場合より非常に大きい。上記抵抗５　
（＃１）〜５　（＃３）は、各入力信号線ｍ１〜ｍ３上
の容量６　（＃１）〜６　（＃３）に蓄積された電荷を
放電するためのものではなく、各キースイッチ１（＃１
）〜１　（＃３）、１　（＃４）〜ｌ　（＃６）及び１
　（＃７）〜１　（＃９）の各々３つが何れもオフの場
合に、各入力信号線ｍ１−ｍ３が電気的にフローティン
グの状態になって、８＾理的に不確定の状態になってし
まうのを防止するためのものである。なお、キー操作の
取り込み処理が絶えず行われる場合には、上記抵抗は無
くても良い場合がある。

上記構成の第１実施例の動作を以下に説明する。

第２図は、キースイッチ１　（＃１）のみがオンされた
場合の動作タイミングチャートである。

ＣＰＵ７’は、前述の第１の従来例の場合と同様、各出
力端子ＫＯＩ−ＫＯ３の出力として、同図（ａ）〜（Ｃ
）に示すように、順次ローレベルとなる電圧パルスを出
力する。

そして、ＣＰＵ７’は、上記出力端子ＫＯＩ〜ＫＯ３が
全てハイレベルの期間において、第２図（ｄ）のように
ＤＩＳ出力をハイレベルにする。この期間においては、
Ｆ　Ｅ　Ｔ　８　（＃１）〜８　（＃３）は、オンにな
り、容量６　（＃１）〜６　（＃３）に蓄積されている
電荷が急速に放電される。

従って、ＣＰＵ７’は第２図（ｅ）のＲＥＡＤパルスの
タイミングに示すように、ｆ（０１−ＫＯ３の各出力が
ローレベルに立ち下がってから即座にＫｌｌ〜ＫＩ３の
各入力電圧を取り込むことができる。

従って、第２図のキー操作検出のための１サイクルの時
間Ｔｓを、第６図の第１の従来例の場合に比べて大幅に
短縮させることが可能となる。この場合、抵抗５　（＃
１）〜５　（＃３）の各抵抗値Ｒ８は、上記サイクル時
間Ｔｓに影響しない。この場合において、第２図（ａ）
のＫＯＩ出力がローレベルの期間の抵抗関係は、Ｆ　Ｅ
　Ｔ　８　（＃１）がハイインピーダンスなので、前述
の第８図と同様である。従って、インバータ４　（＃１
）への入力電圧は前述の（１）式で求まる。そして、第
１実施例では抵抗５　（＃ｌ）〜５　（＃３）の抵抗値
Ｒ１を大きな値にでき、Ｒ１）　Ｒ６＋　ｒとすること
ができる。従って、前記（１）式で求まる入力電圧は近
似的にＶＤＤ　　ｖ、となる。

以上のように、第１実施例では、キー操作の検出時間を
短縮でき、抵抗５　（＃１）〜５　（＃３）の抵抗値Ｒ
３も大きな値にできる。

一方、キースイッチｌ　（＃１）、ｌ　（＃４）、１　
（＃７）を同時にオンした場合に、第２図（ａ）の出力
端子ＫＯ１出力がローレベルの期間のインバータ４　（
＃１）に関する抵抗関係は、前述の第９図と同じであり
、インバータ４　（＃１）への入力電圧は前述の（２）
弐で求まる。従って、この場合もＲ＋　＞　３　Ｒ（１
＋　ｒとすることができ、前記（２）式で求まる入力電
圧は近似的にＶＤＤ　　ＶＦ　となる。

このように、インバータ４　（＃１）〜４　（＃３）へ
の入力端子は、入力信号線の数に関係なく決定できる。

従って、第１実施例では、入力信号線の数をｍ１〜ｍ３
の３本から更に多くしても、安定してキー操作を検出す
ることが可能となり、ｎＸｎ個のキースイッチに対して
、入力信号線及び出力信号線を０本ずつ同数に設定する
ことが容易となる。これにより、全体としての信号線数
を最小にすることができ、ＬＳＩ化した場合のピン数を
減らすことが可能となる。

次に、以上の第１実施例を電子キーボードの鍵盤部のタ
ッチ検出装置に適用した場合の動作について説明する。

今、電子キーボードの鍵盤部の各鍵毎に、押鍵速さ検出
用の２つのスイッチがあり、これが例えば第１図のキー
スイッチ１　（＃１）と１　（＃２）に対応するとする
。

この鍵を押すと、まず、キースイッチ１　（＃１）がオ
ンし、やがて１　（＃２）もオンする。このキースイッ
チ１　（＃１）がオンしてから１　（＃２）がオンする
までの時間ｔｋが押鍵の速さを示す。すなわち、ｔ。

が小さいときは強い（速い）打鍵、ｔｋが大きいときは
弱い（遅い）打鍵である。

そして、ｔｋは第２図のＴｓの何倍かで測定される。例
えば、キースイッチｌ　（＃１）のオンを検出したＫＯ
Ｉ出力がローレベルのタイミングの直後のＫＯ２出力が
ローレベルとなるタイミングでキースイッチｌ　（＃２
）のオンを検出した場合、キースイッチ１　（＃１）と
１　（＃２）は、ｏｘ’ｒｓ　−ｏで同時にオンしたと
みなされる。また、キースイッチ１（＃ｌ）のオンを検
出したＫＯＩ出力がローレベルのタイミングの直後のＫ
Ｏ２出力がローレベルとなるタイミングではキースイッ
チ１　（＃２）はオフで、その次のＫＯ２出力がローレ
ベルとなるタイミングでキースイッチ１　（＃２）のオ
ンを検出した場合、キ−スイッチ１　（＃１）と１　（
＃２）のオン間隔は、１×Ｔ。

−Ｔｓとなる。すなわち、キースイッチ１　（＃１）と
１　（＃２）のオンとなる時間間隔は、分解能Ｔｓで測
定される。

従って、前述の第１の従来例のようにＴｓが大きいと分
解能が悪くなり、押鍵の強さによる楽音の音量、音色等
の微妙な調整ができなくなる。そして、このＴｓを小さ
くするためには、前述のようにＴｓを構成する１サイク
ルに処理される出力信号線を減らすしかなかった。その
結果、出力信号線数と入力信号線数の配分を最適にでき
ず、全体の信号線数の増加を招いてしまっていた。これ
に対して第１実施例では、前述のようにＴｓを小さくす
ることができるため、応答性のよい電子キーボードを実
現できる。そして、第１の従来例より多い出力信号線で
Ｔ、のｌサイクルを構成しても、Ｔｓは同じ大きさに抑
えることができる。従って、出力信号線数と入力信号線
数を同数ずつの最適な配分にできるため、装置規模を小
さくすることができる。

〔第２実施例〕 次に、本発明の第２実施例について説明する。

第３図は、本発明の第２実施例の構成図である。

第１０図の第２の従来例と異なるのは、各入力信号線ｍ
１〜ｍ３が、各ＭＯＳＦＥＴ　（以下、単にＦＥＴと呼
ぶ）８（＃１）〜８　（＃３）を介して選択的に充電さ
れ得る点である。

そして、ＣＰＵ７’は、前述の第１０図（７）ＣＰＵ７
の機能に加え、端子ＣＩＡからチャージ用の制御電圧（
以下、ＣＩＡ出力と呼ぶ）を出力する機能を有し、その
ＣＨＡ出力は各ＦＥＴのゲート端子に共通に入力する。

これにより、各Ｆ　Ｅ　Ｔ　８　（＃１）〜８　（＃３
）は、上記ＣＨＡ出力がハイレベルとなるタイミングで
同時にオンとなり、逆に、ＣＩＡ出力がローレベルのタ
イミングではハイインピーダンスとなる。

従って、ＣＩＡ出力がハイレベルとなると、各入力信号
線ｍ１〜ｍ３は、即座にハイレベル（電源電圧レベルＶ
ＤＤ）となる。

第３図の構成において、抵抗５　（＃１）〜５　（＃３
）は、図面上は第１０図の第２の従来例と同じであるが
、実際には後述するように、第２実施例の抵抗値Ｒ。

の方が第２の従来例の場合より非常に大きい。上記抵抗
５　（＃１）〜５　（＃３）は、各入力信号線ｍ１〜ｍ
３上の容量６　（＃１）〜６　（＃３）に電荷を充電す
るためのものではなく、各キースイッチ１　（＃１）〜
１　（＃３）、１　（＃４）〜ｌ　（＃６）及び１　（
＃７）〜ｌ　（＃９）の各々３つが何れもオフの場合に
、各入力信号綿ｍ１−ｍ３が電気的にフローティングの
状態になって、論理的に不確定の状態になってしまうの
を防止するためのものである。なお、キー操作の取り込
み処理が絶えず行われる場合には、上記抵抗は無くても
良い場合がある。

上記構成の第２実施例の動作を以下に説明する。

第４図は、キースイッチ１　（＃１）のみがオンされた
場合の動作タイミングチャートである。

ＣＰＵ７’は、前述の第２の従来例の場合と同様、各出
力端子ＫＯＩ〜ＫＯ３の出力として、同図（ａ）〜（Ｃ
）に示すように、順次ハイレベルとなる電圧パルスを出
力する。

そして、ＣＰＵ７’は、上記出力端子ＫＯＩ〜ＫＯ３が
全てローレベルの期間において、第４図（財）のように
ＣＨＡ出力をハイレベルにする。この期間においては、
Ｆ　Ｅ　Ｔ　８　（＃１）〜８　（＃３）は、オンにな
り、容１６（＃１）〜６　（＃３）に電荷が急速に充電
される。

従って、ＣＰＵ７’は第４図（ｅ）のＲＥＡＤパルスノ
タイミングに示すように、ＫＯＩ〜ＫＯ３の各出力がハ
イレベルに立ち上がってから即座にＫｌｌ〜Ｋｒ３の各
入力電圧を取り込むことができる。

従って、第４図のキー操作検出のだめの１サイクルの時
間Ｔ、を、第１１図の第２の従来例の場合に比べて大幅
に短縮させることが可能となる。この場合、抵抗５　（
＃ｌ）〜５　（＃３）の各抵抗値Ｒ，は、上記サイクル
時間Ｔｓに影響しない。この場合において、第４図（ａ
）のＫＯＩ出力がハイレベルの期間の抵抗関係は、Ｆ　
Ｅ　Ｔ　８　（＃１）がハイインピーダンスなので、前
述の第１２図と同様である。従って、インバータ４　（
＃１）への入力電圧は前述の（３）式で求まる。そして
、第２実施例では抵抗５　（＃１）〜５（＃３）の抵抗
値Ｒ１を大きな値にでき、Ｒ，）Ｒ，＋ｒとすることが
できる。従って、前記（３）式で求まる入力電圧は近似
的にｖＦとなる。

以上のように、第２実施例では、キー操作の検出時間を
短縮でき、抵抗５　（＃１）〜５　（＃３）の抵抗値Ｒ
１も大きな値にできる。

一方、キースイッチ１　（＃１）、１　（＃４）、１　
（＃７）を同時にオンした場合に、第４図（ａ）の出力
端子ＫＯ１出力がハイレベルの期間のインバータ４　（
＃１）に関する抵抗関係は、前述の第１３図と同じであ
り、インバータ４　（＃１）への入力電圧は前述の（４
）式で求まる。従って、この場合もＲ＋＞３Ｒｏ＋ｒと
することができ、前記（４）式で求まる入力電圧は近似
的にＶＦ　となる。

このように、インバータ４　（＃１）〜４　（＃３）へ
の入力端子は、入力信号線の数に関係なく決定できる。

従って、第２実施例では、入力信号線の数をｍｌ−ｍ３
の３本から更に多くしても、安定してキー操作を検出す
ることが可能となり、ｎｘｎ個のキースイッチに対して
、入力信号線及び出力信号線を１本ずつ同数に設定する
ことが容易となる。これにより、全体としての信号線数
を最小にすることができ、ＬＳＩ化した場合のピン数を
減らすことが可能となる。

また、第２実施例を電子キーボードの鍵盤部のタッチ検
出部に適用した場合に得られる効果は、上述した第１実
施例の場合と同じである。

〔発明の効果〕

本願第１発明によれば、入力信号線上の電荷を急速に放
電できるため、各入力信号線が放電されるまで長い時間
待つ必要がなくなり、キー操作検出のための処理時間の
大幅な短縮が可能となる。

本願第２発明によれば、入力信号線上に電荷を急速に充
電できるため、各入力信号線が充電されるまで長い時間
待つ必要がなくなり、キー操作検出のための処理時間の
大幅な短縮が可能となる。

また、入力信号線に接続される抵抗の抵抗値を大きくで
きるため、出力信号線をドライブする素子の出力インピ
ーダンスをそれほど小さくしな（でもよく、同ドライブ
素子をＣＭＯ３等で容易にＬＳＩ化することが可能とな
る。

また、出力信号線の数も多くすることができるため、出
力信号線数と入力信号線数を同数ずつの最適な配分にで
きるため、キースイッチの数に対する総信号線数を最小
にすることが可能となる。

これにより、ＬＳＩ化した場合のビン数を減らすことも
可能となる。

特に、本発明を電子鍵盤楽器の６鍵の押鍵速度検出用の
スイッチマトリクスに適用した場合、キー操作検出処理
時間を短縮できるため、分解能が向上し、押鍵の強さ（
速さ）による楽音の音量、音色等の微妙な調整が可能と
なり、応答性のよい電子鍵盤楽器を実現できる。

この場合、従来例より多い数の出力信号線でキー操作検
出の１サイクルを構成しても、ｌサイクルの時間の増加
を抑えることができるため、出力信号線数と人力信号線
数を同数ずつの最適な配分にでき、装置規模を小さくす
ることが可能となる。

【図面の簡単な説明】

第１図は、本発明の第１実施例の構成図、第２図は、本
発明の第１実施例の動作タイミングチャートを示す図、 第３図は、本発明の第２実施例の構成図、第４図は、本
発明の第２実施例の動作タイミングチャートを示す図、 第５図は、第１の従来例の構成図、 第６図は、第１の従来例の動作タイミングチャートを示
す図、 第７図（ａ）、　（ｂ）は、キースイッチの等価回路図
、第８図は、正論理で動作するキーマトリクスの走査装
置において１つのキースイッチがオンした場合の抵抗関
係図、 第９図は、正論理で動作するキーマトリクスの走査装置
において３つのキースイッチが同時にオンした場合の抵
抗関係図、 第１０図は、第２の従来例の構成図、 第１１図は、第２の従来例の動作タイミングチャートを
示す図、 第１２図は、負論理で動作するキーマトリクスの走査装
置において１つのキースイッチがオンした場合の抵抗関
係図、 第１３図は、負論理で動作するキーマトリクスの走査装
置において３つのキースイッチが同時にオンした場合の
抵抗関係図である。 １　（＃１）〜１　（＃９）・・・キースイッチ、２　
（＃１）〜２　（＃９）・　・　・ダイオード、３　（
＃１）〜３　（＃３）、４　（＃１）〜４　（＃３）・
・・インバータ、 ５　（＃１）〜５　（＃３）・・・抵抗、６　（＃１）
〜６　（＃３）・・・容量、７′　・・・ＣＰＵ。 ８　（＃１）〜８　（＃３）・・・ＭＯＳ　　ＦＥＴ。 ｍ１〜ｍ３・・・入力信号線、 ２１〜２３・・・出力信号線。

Claims (1)

1. 【特許請求の範囲】 １）複数の出力信号線に複数の入力信号線をマトリクス
   状に交差させ、該各交差部分に前記各出力信号線と前記
   各入力信号線を選択的に接続するスイッチ手段を設け、
   前記各出力信号線に電圧パルスを順次印加して前記各入
   力信号線の電圧状態を検出することにより、前記各スイ
   ッチ手段のオン／オフ状態を検出するスイッチ状態検出
   装置において、 前記各入力信号線に対し設けられ、前記各出力信号線に
   前記電圧パルスを印加する前の各タイミングにおいて、
   前記各入力信号線上の電荷を急速に放電する放電手段、 を含むことを特徴とするスイッチ状態高速検出装置。 ２）前記放電手段は、 前記各入力信号線を選択的に接地する該各入力信号線対
   応の複数のＭＯＳＦＥＴと、 前記各出力信号線に前記電圧パルスを印加する前の各タ
   イミングで、前記ＭＯＳＦＥＴのゲート端子に制御電圧
   を印加して該各ＭＯＳＦＥＴをオンにし、前記各入力信
   号線を接地させる制御手段と、 からなることを特徴とする請求項１記載のスイッチ状態
   高速検出装置。 ３）前記スイッチ手段は、電子鍵盤楽器の各鍵毎に設け
   られる押鍵速さ検出用の複数のスイッチであることを特
   徴とする請求項１又は２記載のスイッチ状態高速検出装
   置。 ４）複数の出力信号線に複数の入力信号線をマトリクス
   状に交差させ、該各交差部分に前記各出力信号線と前記
   各入力信号線を選択的に接続するスイッチ手段を設け、
   前記各出力信号線に電圧パルスを順次印加して前記各入
   力信号線の電圧状態を検出することにより、前記各スイ
   ッチ手段のオン／オフ状態を検出するスイッチ状態検出
   装置において、 前記各入力信号線に対し設けられ、前記各出力信号線に
   前記電圧パルスを印加する前の各タイミングにおいて、
   前記各入力信号線上に電荷を急速に充電する充電手段、 を含むことを特徴とするスイッチ状態高速検出装置。 ５）前記充電手段は、 前記各入力信号線に対し選択的に所定の電圧を印加する
   該各入力信号線対応の複数のＭＯＳＦＥＴと、 前記各出力信号線に前記電圧パルスを印加する前の各タ
   イミングで、前記ＭＯＳＦＥＴのゲート端子に制御電圧
   を印加して該各ＭＯＳＦＥＴをオンにし、前記各入力信
   号線に対し前記所定の電圧を印加させる制御手段と、 からなることを特徴とする請求項４記載のスイッチ状態
   高速検出装置。 ６）前記スイッチ手段は、電子鍵盤楽器の各鍵毎に設け
   られる押鍵速さ検出用の複数のスイッチであることを特
   徴とする請求項４又は５記載のスイッチ状態高速検出装
   置。