CN86106701A - 键控电路 - Google Patents

键控电路 Download PDF

Info

Publication number
CN86106701A
CN86106701A CN86106701.0A CN86106701A CN86106701A CN 86106701 A CN86106701 A CN 86106701A CN 86106701 A CN86106701 A CN 86106701A CN 86106701 A CN86106701 A CN 86106701A
Authority
CN
China
Prior art keywords
signal
mentioned
circuit
time
outside terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN86106701.0A
Other languages
English (en)
Other versions
CN1006012B (zh
Inventor
牛木浩
岩崎哲昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tosback Computer Systems Co ltd
Toshiba Corp
Original Assignee
Tosback Computer Systems Co ltd
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tosback Computer Systems Co ltd, Toshiba Corp filed Critical Tosback Computer Systems Co ltd
Publication of CN86106701A publication Critical patent/CN86106701A/zh
Publication of CN1006012B publication Critical patent/CN1006012B/zh
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
    • H03M11/20—Dynamic coding, i.e. by key scanning

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Input From Keyboards Or The Like (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本发明在外部端子间接有多个键控开关，由逻辑电路依次产生多个时间分隔信号，同时在一定周期的脉冲休止期内停止产生时分隔信号而消除直通电流。将上述时分隔信号作为输入信号供给各缓冲电路，其输出信号送往上述各外部端子，检出电路根据上述时分隔信号和来自外部端子的键控信号检测出多个键控开关中被闭合的开关。在多个端子与基准电位之间分别接入开关电路，在上述休止期内使这些开关电路导通，可增加对外部负荷的驱动能力。

Description

本发明涉及在装备有键控开关的小型电子计算机等设备中使用的键控电路，特别涉及低功耗的集成电路中或键控开关的接通电阻和负载容量会引起问题的集成电路中的键控电路。
随着大规模集成电路的发展，在小型电子计算机和电子钟等设备中采用了CMOS（Complementary    Metal    Oxide    Semiconductor）结构的集成电路，特别是时钟同步型互补（Clock    Synchronized    Complementary）MOS集成电路。由于使用这种MOS集成电路，不管在运算中还是显示时，都能把耗电抑制得非常小，只有几微安。由于耗电抑制得很小，用太阳电池作供电装置就成为可能。对于这种集成电路，键控信号的读取是利用P沟道MOS晶体管和N沟道MOS晶体管的导通电阻的差来进行的。所以，如果不考虑控制这些晶体管通、断的脉冲信号的占空比以及晶体管的导通电阻等因素，那么这些晶体管中就有可能长时间流过很大的直通电流。
图1示出目前通常采用的键控电路的一个例子。
图2（A）至2（P）为外部端子32与34之间的键控开关366闭合时，键控电路各部分信号的同步波形图。图2（A）为基准脉冲信号P，图2（B）为同步信号φA，图2（C）与2（D）为二进制计数器11、12的输出信号Q1、Q2，图2（E）～2（H）分别表示由译码器13输出的时间分隔信号D1～D4，图2（I）～2（L）分别表示输入至外部端子31～34的外部信号VK1～VK4，图2（M）～2（P）分别表示由闩锁电路53～56输出的键控信号KA-KD。
在图1的键控电路中，两个二进制计数器11、12串联连接，计数器11被输入一定周期的基准脉冲信号P（图2（A）），并进行计数。计数器11对脉冲信号P计数到达规定的数值时，就输出脉冲信号Q1（图2（C））。计数器11的输出脉冲信号输入至计数器12进行计数。一旦计数器12对脉冲信号Q1计数到达规定的数值，就输出脉冲信号Q2（图2（D））。计数器11、12的输出信号Q1、Q2输出译码器13。译码器13根据脉冲信号Q1、Q2产生并输出时间分隔信号D1～D4（图2（E）～2（H））。时间分隔信号D1～D4分别通过倒相器14～17被反相，然后分别输入缓冲电路26～29。缓冲电路26由串联在电源电位VDD和基准电位Vss之间的P沟道MOS晶体管18以及N沟道MOS晶体管22构成。缓冲电路27由串联在电源电位VDD和基准电位Vss之间的P沟道MOS晶体管19和N沟道MOS晶体管23组成。晶体管19和23的栅极相连。缓冲电路28由串联在电源电位VDD及基准电位Vss之间的P沟道MOS晶体管20和N沟道MOS晶体管24构成。晶体管20和24的栅极相连。缓冲电路29由串联在电源电位VDD和基准电位Vss之间的P沟道MOS晶体管21及N沟道MOS晶体管25构成。晶体管21和25的栅极相连。
缓冲电路26～29的输出信号分别供给外部端子31～34。端子31为输出专用，端子32～34供输入输出用。此外还设置了输入专用的外部端子35。在端子31～35的两两之间，设置了触摸开关式的键控开关361～3610。倒相器15～17的输出信号，即时间分隔信号D2、D3、D4的反相信号被输入至与门37。来自外部端子32的信号也被输入到与门37。倒相器16、17的输出信号，即时间分隔信号D3、D4的反相信号还输入到与门38。来自外部端子33的信号也被输入到与门38。倒相器17的输出信号，即时间分隔信号D4的反相信号输入到与门39。来自外部端子34的信号也输入到与门39。在输入专用的外部端子35和基准电位Vss之间接有N沟道MOS晶体管40，它的栅极与电源电位VDD相连，因而处于常接通状态。与门37～39的输出信号分别输入闩锁电路53～55被锁住，并与同步信号φA同步后作为键控信号KA～KC（图2（M））～2（O））而输出。来自外部端子35的信号输入闩锁电路56被锁住，并与同步信步φA同步作为键控信号KD（图2（P））而输出。
闩锁电路53由时钟控制式倒相器41、倒相器45和时钟控制式倒相器49构成。时钟控制式倒相器41接收与门37的输出信号并在时钟信号同步下工作，倒相器45将时钟控制式倒相器41的输出信号反相，时钟控制式倒相器49与倒相器45反向并联连接，并在时钟信号φA（图2（B））的反相信号同步下工作。闩锁电路54由时钟控制式倒相器42、倒相器46和时钟控制式倒相器50构成。时钟控制式倒相器42接收与门38的输出信号，并在时钟信号同步下工作，倒相器46将时钟控制式倒相器46的输出信号反相，时钟控制式倒相器50与倒相器46反向并联连接，并在时钟信号φA的反相信号同步下工作。闩锁电路55由时钟控制式倒相器43、倒相器47和时钟控制式倒相器51构成。时钟控制式倒相器43接收与门39的输出信号，并在时钟信号同步下工作，倒相器47将时钟控制式倒相器47的输出信号反相，时钟控制式倒相器51与倒相器47反向并联连接，并在时钟信号φA的反相信号同步下工作。闩锁电路56由时钟控制式倒相器44、倒相器48以及时钟控制式倒相器52构成。时钟控制式倒相器44接受外部端子35的输出信号，并在时钟信号同步下工作，倒相器48将时钟控制式倒相器44的输出信号反相，时钟控制式倒相器52与倒相器48反向并联连接，并在时钟信号φA的反相信号同步下工作。
外部端子31～35相互之间以及各个外部端子与电源电位VDD或与基准电位Vss之间存在着寄生电容。为简化附图，图1中只示出与外部端子32之间的各个寄生电容，即电容57～61。
在上述结构的键控电路中，由译码器13产生时间分隔信号D1～D4，该信号D1～D4通过倒相器14～17反相，再输入与门37～39，由与门37～39得到信号D1～D4与来自外部端子32～34的输入信号的逻辑积，将该逻辑积输入闩锁电路，根据输入闩锁电路的逻辑积信号，获得与键控开关361～3610的选择闭合相对应的键控信号KA～KD。为了检出键控信号KA～KD，应使P沟道MOS晶体管18～21的各个导通电阻Rp以及N沟道MOS晶体管22～25和40各个导通电阻Rn的大小满足Rp＜Rn的关系。
就图1的键控电路，举一键控开关操作的例子。在键控开关366闭合时，时间分隔信号D2从译码器13输出后，使键控信号KA、KB、KC和KD分别成为“0”电平、“0”电平、“1”电平和“0”电平。通过检出键控信号KA～KD的输出电平，便可知道键控开关366被闭合了。
图3为键控开关366闭合时图1所示电路的等效电路。
如图3所示，等效电路由倒相器15、17，缓冲电路27、29，外部端子32、34，与门37、39，以及连接在外部端子32和34之间的键控开关366的接通电阻Rkey构成。C为外部端子32、34的外部负载电容，即寄生电容。
图4（A）至图4（E）为图3所示等效电路中各部分信号的同步波形图。对于图3的等效电路，在时间分隔信号D2处于“1”电平期间，缓冲电路27中的P沟道MOS晶体管19变为导通。这时，时间分隔信号D4位于“0”电平，缓冲电路29中的N沟道MOS晶体管25呈导通状态。所以，此时外部端子32的电位VK2由缓冲电路27内的P沟道MOS晶体管19的导通电阻、键控开关36的接通电阻Rkey以及缓冲电路29内的N沟道MOS晶体管25的导通电阻上的电压分配来决定。这时，电源电位VDD和基准电位Vss之间流过直通电流。另一方面，当时间分隔信号D4处于“1”电平期间，缓冲电路29中的P沟道MOS晶体管21成为导通状态。此时的时间分隔信号D2呈“0”电平，缓冲电路27中的N沟道MOS晶体管23变为导通状态。因此，此时外部端子34的电位VK4由缓冲电路29中的P沟道MOS晶体管21的导通电阻、键控开关36的接通电阻Rkey以及缓冲电路27中的N沟道MOS晶体管23的导通电阻上的电压分配来决定。这时，电源电位VDD和基准电位Vss之间也流过直通电流。也就是说，这个电路中，在信号D2和D4分别处于“1”电平时，即图4（A）～4（E）中的T1期间，有直通电流流过。
此时的直通电流I短路的值如下面的1式所示。
I短路＝VDD/（Rp+Rkey+Rn）
＝VDD/Rn ……1
但是，要假定Rp+Rkey＜Rn。
由上述1式可以知道，直通电流I短路取决于缓冲电路27、29中的N沟道MOS晶体管23、25的导通电阻Rn，Rn值越大，直通电流值越小。
并且，在信号D2处于“1”电平期间，输入与门37的外部端子32的电位VK2如下面的第2式所示。
VK2＝Rn·VDD/（Rp+Rkey+Rn） ……2
也就是说，缓冲电路29中N沟道MOS晶体管25的导通电阻Rn的值越大，外部端子32的电位VK2就越大，输入容限就越好。此外，这一结论对外部端子34的电位VK4也是一样的。即，在信号D4处于“1”电平的期间，输入与门39的外部引线34的电位VK4如下面第3式所示。
VK4＝Rn·VDD（Rp+Rkey+Rn） ……3
产生上述直通电流的T1期间，外部负载电容VDD充电，接着，在信号D2或D4处于“0”电平的T2期间，该电容C通过缓冲电路27、29中的N沟道MOS晶体管23、25放电。按照放电时的过渡过程特性，外部端子32的电位VK2如下面第4式所示。
VK2＝e（t）＝VDD·e- (t)/(c·Rn) ……4
此外，端子34的电位VK4也是一样的。即：
VK4＝e（t）＝VDD·e- (t)/(cRn) ……5
在放电时，从上述区间T2的放电开始时刻t0直到前面所述的时钟信号φA的下降沿为止的时间t1之间，如果e（t）尚未降低到足以使与门37或39判定e（t）的电平为“0”的电位，就会产生误动作。
但是，考虑到近来由于键控开关检测次数能力的增大而导致上述时间t1的缩短以及由于采用大型键控开关和薄膜键开关等引起的负载电容的增大，则各个缓冲电路26至29中N沟道MOS晶体管22至25的导通电阻Rn值愈小，区间T2内的输入容限就愈好。
这样，在通常的键控电路中，相反的两个要求，即直通电流和键输入容限的问题要靠适当设定各缓冲电路中N沟道MOS晶体管的导通电阻Rn来解决。
因而，在集成电路制造中，必须对N沟道MOS晶体管22至25的工艺参数作不得已的限制，而且对键控开关36，不得不使用导通电阻和电容都很小的材料，因此存在着制造成本增加的缺点。
本发明考虑了上述问题，其目的在于能降低制造成本，而且提供能减小直通电流、提高键输入容限特性的键控电路。
根据本发明，提供的键控电路，其特征在于，它具有：
多个外部接线端子;
接在上述多个外部端子相互之间的多个键控开关;
能根据基准脉冲信号产生多个时间分隔信号，并能在规定周期的脉冲休止期间内停止产生上述时间分隔信号的逻辑电路;
分别以上述多个时间分隔信号作为输入信号，分别输出信号供给上述多个外部端子的多个缓冲电路;
根据上述时间分隔信号以及上述多个外部端子中用于输入键控信号的外部端子上的信号来检出上述多个键控开关闭合情况的检出电路。
接在上述各个外部端子与基准电位之间，并在上述休止期间接通的多个开关装置。
下面参照附图说明本发明实施例的键控电路。
图5给出了本发明实施例的键控电路的简图。
图6（A）至6（T）表示外部端子32和34之间的键控开关366闭合时，键控电路中各部分信号的同步波形图。图6（A）为基准脉冲信号P，图6（B）为同步信号φA，图6（C）、6（D）为计数器11和12的输出信号Q1、Q2，图6（E）～6（H）分别为译码器13输出的时间分隔信号D1～D4，图6（I）～6（L）分别为由与非门71～74输出的反相逻辑积信号D1′～D4′，图6（M）～6（P）分别为外部端子31～34上的信号VK1～VK4，图6（Q）～6（T）分别为闩锁电路53～56输出的键控信号KA～KD。
本实施例中，与图1的通常键控电路相比，有以下不同点。即，设置与非门71～74代替了图1的通常电路中的倒相器14～17，将来自译码器13的时间分隔信号D1～D4分别供给与非门71～74。此外，将一定周期的基准脉冲信号P作为休止信号输入到与非门71～74。还有，在各个外部端子31～34与基准电位Vss之间，设置了导通电阻比N沟道MOS晶体管22～25小的N沟道MOS晶体管75～78。另外还在外部端子35与基准电位Vss之间设置了导通电阻比N沟道MOS晶体管40小的N沟道MOS晶体管79。基准脉冲信号P经过倒相器80进行反相后，输入到MOS晶体管75～79的栅极。
在本实施例的电路中，两个二进制计数器11、12串联连接，计数器11输入一定周期的基准脉冲信号P（图6（A）），并对其计数。计数器11对脉冲信号P计数到达规定的个数时，输出脉冲信号Q1（图6（C））。计数器11的输出脉冲信号Q1输入计数器12，并被计数。计数器12对脉冲信号Q1计数到达规定个数时，即输出脉冲信号Q2（图6（D））。计数器11和12的输出脉冲信号Q1和Q2均被输入译码器13。译码器13根据脉冲信号Q1和Q2产生并输出时间分隔信号D1～D4（图6（E）～6（H））。时间分隔信号被分别输入与非门71～74的一个输入端。将基准脉冲信号P输入到与非门71～74的另一个输入端。与非门71～74的输出信号D1′～D4′又被分别输入到缓冲电路26～29。缓冲电路26由串联在电源电位VDD与基准电位Vss之间的P沟道MOS晶体管18以及N沟道MOS晶体管22构成。晶体管18和22的栅极相互连接。缓冲电路27由串联在电源电位VDD与基准电位Vss之间的P沟道晶体管19以及N沟道MOS晶体管23构成。晶体管19和23的栅极相互连接。缓冲电路28由串联在电源电位VDD与基准电位Vss之间的P沟道MOS晶体管20和N沟道MOS晶体管24构成。晶体管20和24的栅极相互连接。缓冲电路29由串联在电源电位VDD和基准电位Vss之间的P沟道MOS晶体管21和N沟道MOS晶体管25构成。晶体管21和25的栅极互相连接。
将缓冲电路26～29的输出信号分别供给外部端子31～34。端子31为输出专用，端子32～34用于输入和输出。另外又设置了一个输入专用的外部端子35。各个端子31～35相互之间设置了触摸开关式键控开关361～3610。与非门72～74的输出信号，即时间分隔信号D2、D3、D4分别和基准脉冲信号P的反相逻辑积信号D2′、D3′、D4′被输入到与门37。来自外部端子32的信号也被输入到与门37。与非门73、74的输出信号，即时间分隔信号D3、D4分别与基准脉冲信号P的反相逻辑积信号D3′、D4′被输入到与门38。来自外部端子33的信号也被输入到与门38。与非门74的输出信号，即时间分隔信号D4与基准脉冲信号P的反相逻辑积信号D4′被输入到与门39。来自外部端子34的信号也被输入到与门39。输入专用的外部端子35与基准电位Vss之间连接着N沟道MOS晶体管40，其栅极与电源电位VDD相连而处于常导通状态。与门37～39的输出信号分别被输入到闩锁电路53～55中被锁住，与同步信号φA同步作为键控信号KA-KC而被输出。来自外部端子35的信号被输入到闩锁电路56中被锁住，与同步信号φA同步作为键控信号KD被输出。闩锁电路53由时钟控制式倒相器41、倒相器45以及时钟控制式倒相器49构成，时钟控制式倒相器41接受与门37的输出信号，并在时钟信号同步下动作;倒相器45将时钟控制式倒相器41的输出信号反相;时钟控制式倒相器49与倒相器45反向并联连接，并在时钟信号φA的反相信号同步下动作。闩锁电路54由时钟控制式倒相器42、倒相器46以及时钟控制式倒相器50构成，时钟控制式倒相器42接受与门38的输出信号，并在时钟信号同步下动作;倒相器46将时钟控制式倒相器42的输出信号反相;时钟控制式倒相器50与倒相器46反向并联连接，并在时钟信号φA的反向信号同步下动作。闩锁电路55由时钟控制式倒相器43、倒相器47以及时钟控制式倒相器51构成，时钟控制式倒相器43接受与门39的输出信号，并在时钟信号同步下动作;倒相器47将时钟控制式倒相器43的输出信号反相;时钟控制式倒相器51与倒相器47反向并联连接，并在时钟信号φA的反相信号同步下动作。闩锁电路56由时钟控制式倒相器44、倒相器48以及时钟控制式倒相器52构成，时钟控制式倒相器44接受外部端子35的输出信号，并在时钟信号φA同步下动作;倒相器48将时钟控制式倒相器44的输出信号反相;时钟控制式倒相器52与倒相器48反向并联连接，并在时钟信号φA的反相信号同步下动作。
在上述结构的键控电路中，时间分隔信号D1～D4由译码器13产生，该信号D1～D4与基准脉冲信号P的反相逻辑积信号D1′～D4′由与非门71～74产生，把反相逻辑积信号D1′～D4′输入到与门37～39，由与门37～39取得信号D1～D4和由外部端子32～34输入的信号的逻辑积，将此逻辑积信号输入闩锁电路，根据输入闩锁电路的逻辑积信号得到与键控开关361～3610的选择闭合相对应的键控信号KA-KD。此外，为了检出键控信号KA-KD，设置P沟道MOS晶体管18～21的各个导通电阻Rp与N沟道MOS晶体管22～25和40的各个导通电阻Rn的大小满足Rp＜Rn。
外部端子31～35相互之间以及各外部端子与电源电位VDD或基准电位Vss之间存在着寄生电容。为简化附图，图5中只示出与外部端子32之间的寄生电容。为简化附图，图5中只示出与外部端子32之间的寄生电容，即电容57～61。
图9为图5键控电路中的译码器13的详细电路。图9的译码器由或非门91、92，与门93、94，倒相器95构成。或非门91接受计数器11的输出信号Q1和计数器12的输出信号Q2作为输入信号，将上述信号的反相逻辑和信号作为时间分隔信号D1输出。或非门92接受信号Q2和由倒相器95反相的信号 Q1作为输入信号，把它们的反相逻辑和信号作为时间分隔信号D2输出。与门93接受信号Q2和由倒相器95反相的信号 Q1作为输入信号，将它们的逻辑积信号作为时间分隔信号D3输出。与门94接受信号Q1和Q2作为输入信号，将它们的逻辑积信号作为时间分隔信号D4输出。
在图5的实施例电路中，把由译码器13输出的时间分隔信号D1至D4分别供给与非门71至74，又把脉冲信号P供给与非门71至74。因此，如图6（A）～6（T）的同步波形图所示，由与非门71至74输出的信号D1′～D4′，在脉冲信号P处于“0”电平期间，即使信号D1至D4处于“1”电平时，也被强制地置于“1”电平。即，脉冲信号P处于“0”电平的期间成为休止期间，该期间内，时间分隔信号D1至D4的输出实际上停止了。因此，如在图1的现有技术电路中所述的流过开关36的直通电流I短路流通的时间间隔只是图1的现有技术电路的二分之一，耗电比现有技术电路有大幅度的减少。
图7为键控开关366闭合时图5电路的等效电路图。图8（A）～8（E）为图7所示的等效电路图中各部分信号的同步波形图。
如图7所示，等效电路由与非门72、74，缓冲电路27、29，外部端子32、34，N沟道MOS晶体管76、78，与门37、39，倒相器80以及接在外部端子32和34之间的键控开关366的接通电阻Rkey构成。C为外部端子32、34的外部负载电容，即寄生电容。
在图7的等效电路中，在时间分隔信号D2处于“1”电平的期间，脉冲信号P一变成“1”电平，与非门72的输出信号D2′就变为“0”电平，缓冲电路27内的P沟道MOS晶体管19就变为导通状态。此时，时间分隔信号D4为“0”电平，与非门74的输出信号D4′变为“1”电平，缓冲电路29内的N沟道MOS晶体管25变为导通状态。因此，这时外部端子32的电位VK2由缓冲电路27中P沟道MOS晶体管19的导通电阻、键控开关36的接通电阻Rkey以及缓冲电路29中的N沟道MOS晶体管25的导通电阻上的电压分配来决定。此时，电源电位VDD和基准电位Vss之间虽然也流过前面所述的第1式所示的直通电流，但如上所述，由于与非门72的作用，信号D2′的“0”电平时间间隔只有原来的信号D2处于“1”电平的时间间隔的一半，所以这时直通电流的流通时间为现有技术的一半。
另一方面，在时间分隔信号D4处于“1”电平的期间，脉冲信号P一变成“1”电平，与非门74的输出信号D4′就变为“0”电平，缓冲电路29中P沟道MOS晶体管21就成为导通状态。此时，时间分隔信号D2处于“0”电平，与非门72的输出信号D2′变为“1”电平，缓冲电路27中的N沟道MOS晶体管23变为导通状态。因此，此时外部端子34的电位VK4（与上述电位VK2波形相同）由缓冲电路29内P沟道MOS晶体管21的导通电阻、键控开关36的接通电阻Rkey以及缓冲电路27内的N沟道MOS晶体管23的导通电阻上的电压分配来决定。这时，电源电位VDD和基准电位Vss之间虽然也流过直通电流，但由于与非门74的作用，信号D4′的“0”电平时间间隔仅为信号D4的“1”电平时间间隔的一半，所以这时的直通电流的流通时间为现有技术的一半。
使信号D2′和D4′分别为“1”电平时，缓冲电路27、29中的N沟道MOS晶体管23、25分别变成导通状态，键控开关36的负载容量C开始放电。在这里，脉冲信号P为“0”电平时，即在休止期中，由于反相器80将脉冲信号P反相后送入晶体管76、78，因而N沟道MOS晶体管76、78也成为导通状态，所以负载电容C通过并联的晶体管23和76或通过并联的晶体管25和78进行放电。因此，外部端子32、34由于电容快速放电，其电位VK2和VK4迅即变为“0”电平。为此，与上述图4（A）～4（E）中时间t1相当的时间间隔变得极短，以至于在上述时钟信号φA下降沿来临时，与门37或39的输入信号已充分降低到“0”电平。
再者，上述放电时由于晶体管76、78导通而加快放电的进行，从而允许使缓冲电路27、29中的N沟道MOS晶体管23、25的导通电阻可取较大值。这样一来，由于上述直通电流的值得以变小，而根据电阻分压的外部端子的电位得以增大，所以在P沟道MOS晶体管导通期间，键输入容限就能变大。
根据上述这个实施例，由于对时间分隔信号设置了休止期间，同时在该休止期间使外部端子31～35由于N沟道MOS晶体管75～79的作用而快速放电，就能同时解决所谓的直通电流和键输入容限这两个相反的问题。因此，没有必要象现有技术那样精确地控制各缓冲电路26～29中的N沟道MOS晶体管22至25的导通电阻，也不需要过分限制集成电路制作中的工艺参数。另外键控开关36的接通电阻大小也就不成为问题了。再者，即使不使用电容量小的键控开关36，放电时的放电速度也能变得足够快。从而能大幅度地降低制造成本。
此外，本发明不是只限于上述实施例的东西，它可以有各种变化形式。例如，在上述实施例中，说明的是使用基准脉冲信号P的“0”电平期间形成时间分隔信号D1至D4的休止期间的情况，但是，只要是不含有作为闩锁电路53～56的锁定控制信号的时钟信号φA的“1”电平期间的信号，那么无论用什么样的信号来产生休止期，不用说都是可以的。
如上所述，根据本发明，既能达到降低制造成本的目的，又能提供直通电流小、键输入容限特性提高的键控电路。
附图简单说明如下：
图1为现有技术键控电路的一个例子的示意图;
图2（A）～2（P）为图1所示键控电路中各部分信号的同步波形图;
图3为特定的键控开关闭合时，图1键控电路的等效电路图;
图4（A）-4（E）为图3等效电路中各部分信号的同步波形图;
图5为本发明一个实施例的键控电路的示意图;
图6（A）～6（T）为图5的键控电路各部分信号的同步波形图;
图7为特定的键控开关闭合时，图5键控电路的等效电路图;
图8（A）～8（E）为图5等效电路图中各部分信号的同步波形图;
图9为图5的键控电路中译码器的具体电路。

Claims (6)

1、一种键控电路，其特征在于，它具有：
多个外部接线端子，
接在上述多个外部端子相互之间的多个键控开关；
能根据基准脉冲信号产生多个时间分隔信号，并能在规定周期的脉冲休止时间内停止产生上述时间分隔信号的逻辑电路；
分别以上述多个时间分隔信号作为输入信号、分别输出信号供给上述多个外部端子的多个缓冲电路；
根据上述时间分隔信号以及上述多个外部端子中用于输入键控信号的外部端子上的信号来检出上述多个键控开关闭合情况的检出电路；
接在上述各个外部端子与基准电位之间，并在上述休止期间接通的多个开关装置。
2、权利要求1所述的键控电路，其特征在于，上述逻辑电路由下列电路构成：
根据上述基准脉冲信号输出时间分隔信号的电路;
获得上述各个时间分隔信号与上述基准脉冲信号的反相逻辑积，并停止产生上述时间分隔信号的反相逻辑积电路。
3、权利要求1所述的键控电路，其特征在于：
上述各个缓冲电路由串联连接在基准电位与电源电位间、栅极一起连接在上述反相逻辑积电路的输出端上、相互间的连接点连接在上述各个外部端子上的P沟道MOS晶体管和N沟道MOS晶体管构成。
4、权利要求3所述的键控电路，其特征在于：
上述P沟道MOS晶体管的导通电阻Rp与上述N沟道MOS晶体管的导通电阻Rn之间满足下列关系，Rp＜Rn。
5、权利要求4所述的键控电路，其特征在于：
上述闭合的键控开关的接通电阻为Rkey时，Rp+Rkey＜Rn。
6、一种键控电路，其特征在于：
上述开关装置由导通电阻小于上述N沟道晶体管的导通电阻的MOS晶体管构成。
CN86106701.0A 1985-09-30 1986-09-29 键控电路 Expired CN1006012B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP216700/85 1985-09-30
JP60216700A JPS6275828A (ja) 1985-09-30 1985-09-30 キ−回路

Publications (2)

Publication Number Publication Date
CN86106701A true CN86106701A (zh) 1987-06-10
CN1006012B CN1006012B (zh) 1989-12-06

Family

ID=16692550

Family Applications (1)

Application Number Title Priority Date Filing Date
CN86106701.0A Expired CN1006012B (zh) 1985-09-30 1986-09-29 键控电路

Country Status (6)

Country Link
US (1) US4701748A (zh)
EP (1) EP0217283B1 (zh)
JP (1) JPS6275828A (zh)
KR (1) KR910001952B1 (zh)
CN (1) CN1006012B (zh)
DE (1) DE3682998D1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386584A (en) * 1990-06-14 1995-01-31 Chips And Technologies, Inc. Interrupt-generating keyboard scanner using an image RAM
ES2040172B1 (es) * 1991-12-31 1994-05-01 Alcatel Standard Electrica Procedimiento y dispositivo para la lectura de teclados.
US5677687A (en) * 1996-07-08 1997-10-14 Vlsi Technology, Inc. Zero DC power keyboard scanner using bidirectional I/O's with repeaters
US5914677A (en) * 1997-01-15 1999-06-22 Chips & Technologies, Inc. Apparatus and method for scanning a switch array
US5831556A (en) * 1997-06-06 1998-11-03 Vlsi Technology, Inc. Pin-reduced low power keyboard scanner

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7213611A (zh) * 1971-10-08 1973-04-10
US4163222A (en) * 1976-02-27 1979-07-31 Amkey, Incorporated Synchronous phase detected keyboard
JPS5371530A (en) * 1976-12-08 1978-06-26 Hitachi Ltd Input circuit
US4303907A (en) * 1979-12-17 1981-12-01 Rca Corporation Low power switch closure sensing circuit
GB2080585B (en) * 1980-07-22 1984-07-04 Tokyo Shibaura Electric Co Semiconductor integrated circuit with reduced power consumption
EP0094130B1 (en) * 1982-05-07 1987-01-21 Philips Electronics Uk Limited Data entry keyboard apparatus
JPS59105131A (ja) * 1982-12-08 1984-06-18 Toshiba Corp 入出力回路装置
JPS625798A (ja) * 1985-02-05 1987-01-12 Nec Corp 制御信号発生回路

Also Published As

Publication number Publication date
KR870003424A (ko) 1987-04-17
CN1006012B (zh) 1989-12-06
JPS6275828A (ja) 1987-04-07
EP0217283A2 (en) 1987-04-08
EP0217283A3 (en) 1988-10-05
EP0217283B1 (en) 1991-12-18
US4701748A (en) 1987-10-20
KR910001952B1 (ko) 1991-03-30
JPH0574854B2 (zh) 1993-10-19
DE3682998D1 (de) 1992-01-30

Similar Documents

Publication Publication Date Title
Sklansky Conditional-sum addition logic
CN1830036B (zh) 用于电阻式存储器的集成电荷检测方案
US4433372A (en) Integrated logic MOS counter circuit
US4694274A (en) Data comparison circuit constructed with smaller number of transistors
CN1828316A (zh) 具有第一、第二、和第三值的占空比检测器
CN1412947A (zh) 可调整工作周期的缓冲器及其操作方法
CN1212793A (zh) 用于将模拟信号转换成数字形式的方法和仪器
CN1707949A (zh) 半导体集成电路
CN103389892A (zh) 一种自刷新的三模冗余计数器
CN86106701A (zh) 键控电路
US4833347A (en) Charge disturbance resistant logic circuits utilizing true and complement input control circuits
US3733471A (en) Recirculating counter
CN1014932B (zh) 将电信号变换成比例频率的方法及装置
US3513329A (en) N-nary counter
US3928773A (en) Logical circuit with field effect transistors
CN109660247A (zh) 片内电压调节器间的时序控制系统及时序控制方法
CN1032985A (zh) 数字集成电路
CN1013315B (zh) 多位数字式阈比较器
US3657557A (en) Synchronous binary counter
Sarkar et al. Design of ripple carry adder using CMOS output wired logic based majority gate
US3748498A (en) Low voltage quasi static flip-flop
Lee et al. CMOS threshold gate and networks for order statistic filtering
CA1250908A (en) High speed counter
EP0210697A2 (en) Producing a digital representation of the time-integral of an electric current
EP0095796B1 (en) Dynamic two-phase circuit arrangement

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C13 Decision
GR02 Examined patent application
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term