KR19980081432A - 주파수 검출회로 - Google Patents

Abstract

본 발명의 주파수 검출회로는 제 1 전위와 제 2 전위 사이에 접속된 트랜지스터 스위칭 소자를 가지며, 측정되어질 클럭신호가 입가되어지는 게이트를 갖는다. 그 트랜지스터 스위칭 소자의 출력과 제 2 전위 사이에 병렬로 저항 및 캐패시터가 접속된다. 캐패시터는, 측정된 클럭신호가 하나의 레벨이 되는 경우에 트랜지스터 스위칭 소자의 온-저항값을 통하여 제 1 전위 방향으로 충전되며, 측정된 클럭신호가 다른 레벨로 변화하는 경우에는 저항의 저항값과 캐패시터의 캐패시턴스에 의해 결정되는 시정수에 따라서, 저항을 통하여 제 2 전위 방향으로 방전되어진다. 그 트랜지스터 스위칭 소자의 출력에는 비교장치가 접속되어, 그 트랜지스터 스위칭 소자의 출력전압과 비교장치로부터 인가된 소정 임계전압을 비교하여, 그 측정된 신호의 주파수가 시정수에 비해 더 작은 경우에는 캐패시터의 방전동안에 트랜지스터 스위칭 소자의 출력전압이 임계전압을 가로지르도록 교류파형의 신호를 출력하나, 측정된 클럭신호의 주파수가 시정수에 비해 더 큰 경우에는 트랜지스터 스위칭 소자의 출력전압이 임계전압을 가로지르지 않도록 일정한 레벨을 출력한다.

Description

주파수 검출회로

본 발명은 CPU 과 같은 장치 또는 EEPROM 과 같은 소자에 클럭주파수가 표준범위내 인지의 여부를 검출하는 주파수 검출회로에 관한 것이다.

일반적으로, CPU 또는 EEPROM 은 외부에서 인가된 클럭주파수가 크게 변동하는 경우에 오동작 및 폭주하는 것으로 알려져 있다. 따라서, 오동작을 방지하고 EEPROM 의 데이터를 보호하기 위하여, 아직까지는 이 주파수 검출회로를, 주파수가 표준범위내인지의 여부를 검출하는데 사용하고 있다.

도 7 은 종래의 주파수 검출회로의 회로도이며, 도 8a 내지 8f 는 도 7 의 주파수 검출회로의 요부에서의 전압파형의 시간 챠트이다. 주파수 검출회로는 인버터 게이트 (21 내지 31), 캐패시터 (32 및 33), N-채널 트랜지스터 (34 및 35) 및 NOR 게이트 (36) 를 갖는다.

측정되어질 신호 (CLK) 는 도 8a 에 나타낸 바와 같은 클럭신호로서, H 레벨에 있을 경우에, 인버터 게이트 (21) 의 출력은 L레벨이 되므로, C-MOS 푸시-풀형의 인버터 게이트 (22) 에서 P-채널 MOS 트랜지스터가 온되며, 캐패시터 (32) 는 P-채널 트랜지스터의 온-저항값 (on-resistance) 및 캐패시터 (32) 의 캐패시턴스의 시정수에 의해 결정되는 시간에 따라서 전원 전압 (VDD) (도 9 참조) 으로 충전된다. 뒤이어, 그 측정된 신호 (CLK) 가 L 까지 하강하는 경우에, 인버터 (21) 의 출력은 H 로 변화한 후, 인버터 게이트 (22) 의 N-채널 MOS 트랜지스터가 온되며, 캐패시터 (32) 에 저장된 전하가 N-채널 트랜지스터의 온-저항값 (on-resistance) 및 캐패시터 (32) 의 캐패시턴스의 시정수에 의해 결정되는 시간에 따라서 방전된다. 이러한 동작을 통하여, 인버터 게이트 (22) 의 출력 (A3) 이 도 8b 에 나타낸 바와 같은 파형을 취하게 된다.

도 8c 에 나타낸 바와 같은 인버터 게이트 (23) 의 출력 (B3) 은, 비록 나타내지 않았지만, 게이트 (22) 의 출력 (A3) 이 인버터 (23) 에 인가된 임계값 (Vth3) 을 가로지르는지의 여부에 따라서 결정된다.

이와 유사하게, 캐패시터 (33) 는, 인버터 게이트 (25) 의 P-채널 MOS 트랜지스터의 온 저항값과 캐패시터 (33) 의 캐패시턴스에 의해 결정되는 시정수에 따라서 충전되며, 인버터 게이트 (25) 의 N-채널 MOS 트랜지스터의 온 저항값과 캐패시터 (33) 의 캐패시턴스의 시정수에 따라 방전되며, 인버터 게이트 (25) 의 출력 (C3) 은 도 8d 에 나타낸 바와 같은 파형을 취한다. 따라서, 인버터 (26) 의 출력레벨은 게이트 (25) 의 출력 (C3) 이, 비록 도시하지 않았지만, 인버터 게이트 (26) 에 인가된 임계값 (Vth4) 을 초과하는지의 여부에 따라서 결정된다.

측정된 신호 (CLK) 의 주파수가 시정수에 비해 더 적은 S 인 경우에, 좀더 엄밀하게는, 주파수 S 에 대응하는 1/2 주기가 시정수 보다 더 큰 경우에, 인버터 게이트 (25) 의 출력 (C3) 은 인버터 게이트 (26) 의 임계값 (Vth4) 을 교호로 가로지르게 된다. 그 결과, 인버터 게이트 (27) 의 출력 (D3) 은 H 레벨 및 L 레벨이 도 8e 에 나타낸 바와 같이 교대로 나타나는 파형을 취하게 된다. 이때, 인버터 게이트 (28 내지 31), N-채널 트랜지스터 (34 및 35) 및 NOR 게이트 (36) 는 서로 연동하여, 측정된 신호 (CLK) 가 H 인 경우에 NOR 게이트 (36) 의 출력 (OUT) 은 L 이 되며, 그 측정된 신호 (CLK) 가 L 로 변화할 시에 인버터 게이트 (27) 의 출력 (D3) 은 그 상태를 유지하고, NOR 게이트 (36) 의 출력 (OUT) 이 도 8f 에 나타낸 바와 같이 L 레벨을 유지하는 동작을 수행한다. 따라서, 측정된 신호 (CLK) 의 주파수가 S 인 경우에는, NOR 게이트 (36) 의 출력 (OUT) 이 도 8f 에 나타낸 바와 같이 L 로 고정된다.

그 결과, 측정된 신호 (CLK) 의 주파수가 시정수에 비해 더 큰 F 로 변화하는 경우, 좀더 엄격하게는, 주파수 F 에 대응하는 주기의 1/2 이 시정수보다 더 작은 경우에, 인버터 게이트 (25) 의 출력 (D3) 이 인버터 게이트 (26) 의 임계값 (Vth4) 를 초과하지 않으며, 인버터 게이트 (27) 의 출력 (D3) 이 H 레벨을 유지한다. 따라서, 인버터 게이트 (28 내지 31) 및 트랜지스터 (34 및 35) 및 NOR 게이트 (36) 의 조합의 작용에 의해, NOR 게이트 (36) 의 출력 (OUT) 이 측정된 신호 (CLK) 의 반전과 동일하게 된다.

따라서, 도 7 의 주파수 검출회로에서는, 특정 주파수를 초과하여 측정되는 신호 (CLK) 의 주파수는 NOR 게이트가 H 레벨로 변화하는 지의 여부에 따라서 결정되게 된다.

그러나, 종래의 주파수 검출회로는, 검출 주파수가 전원전압의 변화에 따라서 변화하는 문제점을 갖고 있다. 좀더 자세하게 설명하면, 각각의 C-MOS 푸시풀형 인버터 게이트 (22 및 25) 가 도 9 에 도시된 바와 같이 P-채널 트랜지스터 및 N-채널 트랜지스터로 구성된다. 이 주파수 검출회로에서, 각 캐패시터 (32 및 33) 은 충전되어, 이들 P-채널 트랜지스터와 N-채널 트랜지스터의 온-저항값 및 각 캐패시터 (32 및 33) 의 캐패시턴스에 의해 결정되는 시정수에 따라서 방전되며, 그 충/방전 결과 (도 8b 및 8d) 가 후속 단계의 인버터 게이트 (23 및 26) 의 임계값 (Vth3 및 Vth4) 과 비교되어, 특정 범위내의 주파수를 검출한다. 그러나, 전원전압이 변화함에 따라 각 P-채널 트랜지스터와 N-채널 트랜지스터의 온-저항값이 크게 변화함으로써, 각 캐패시터 (32 및 33) 의 충방전 결과도 크게 변화하게 되어, 검출 주파수가 변화한다.

또한, 캐패시터 (33) 의 단자 전압 (C3) 이 인버터 게이트 (26) 의 임계값 (Vth4) 을 초과하지 않는 경우에, NOR 게이트 (36) 의 출력 (OUT) 이 H 레벨로 변화하며, 따라서, 인버터 게이트 (25) 의 N-채널 트랜지스터가 캐패시터 (33) 의 방전 동안에 온될 때의 온-저항값이 특히 중요하다. 그러나, 온-저항값을 결정하는 N-채널 트랜지스터의 컨던턴스 (gm) 가 제조시에 기인한 큰 불규칙성을 가지며, 이 N-채널 트랜지스터의 온-저항값의 불규칙성이 검출 주파수의 정확성을 열화시키는 문제점을 증가시키게 된다.

따라서, 본 발명은 상술한 종래 기술의 문제점을 고려한 것으로, 본 발명의 목적은 검출 주파수의 정확성을 향상시키고 전압전압의 변동에 기인한 검출 주파수의 변화를 억제시킬 수 있는 주파수 검출 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른, 주파수 검출회로는,

측정되어질 클럭신호가 인가되는 게이트를 갖고, 제 1 전위와 제 2 전위 사이에 접속된 트랜지스터 스위칭 수단;

상기 트랜지스터 스위칭 수단의 출력과 제 2 전위 사이에 병렬로 접속된 저항 및 캐패시터; 및

상기 트랜지스터 스위칭 수단의 출력전압을 비교수단에 인가된 소정 임계 전압과 비교하여, 그 측정된 클럭신호의 주파수가 시정수에 비해 더 적은 경우에 상기 트랜지스터 스위칭 수단의 출력전압이 캐패시터의 방전동안에 임계전압을 초과하도록 교류 파형의 신호를 발하나, 그 측정된 클럭신호의 주파수가 시정수에 비해 더 큰 경우에는 상기 트랜지스터 스위칭 수단의 출력전압이 임계전압을 초과하지 않도록 일정 레벨의 신호를 발하는 상기 스위칭 수단의 출력에 접속된 비교수단을 포함하고,

상기 캐패시터는 측정된 클럭신호가 하나의 레벨이 되는 경우에 트랜지스터 스위칭 수단의 온-저항값을 통하여 제 1 전위로 충전되며, 그 측정된 클럭신호가 다른 레벨로 변화하는 경우에 상기 캐패시터의 캐패시턴스와 상기 저항의 저항값에 의해 결정된 시정수에 따라서 상기 저항을 통하여 상기 제 2 전위로 방전한다.

이러한 구성에 의하여, 측정된 클럭신호의 주파수가 소정 주파수를 초과하는지의 여부가 검출될 수 있다. 주파수 검출은 캐패시터의 방전동안에 캐패시터의 단자 전압 또는 스위칭 수단의 출력이 임계전압을 초과하는지 또는 아래로 하락하는지의 여부에 검출함으로써 달성되며, 따라서, 주파수 검출이 충전하는 시간에 의해 영향을 받지 않게 된다. 그러므로, 검출이 전압전압의 변동에 기인한 스위칭 수단의 온-저항값의 변화에 의해 영향을 받지 않는다. 또한, 스위칭 수단에 외부로부터 접속된 저항이 큰 저항값을 갖도록 설정되므로, 원하는 검출 주파수가 용이하게 설정될 수 있다.

본 발명의 두번째 측면에 따른, 주파수 검출회로는,

측정되어질 클럭신호가 인가되어지는 게이트를 갖고 제 1 전위와 제 2 전위 사이에 접속된 제 1 트랜지스터 스위칭 수단과, 상기 제 1 트랜지스터 스위칭 수단의 출력과 상기 제 2 전위 사이에 병렬 접속된 제 1 저항 및 제 2 캐패시터, 및 상기 제 1 트랜지스터 스위칭 수단의 출력에 접속되며 제 1 임계전압이 인가되는 제 1 비교수단을 포함하고, 상기 제 1 캐패시터는 측정된 신호가 하나의 레벨이 되는 경우에 상기 제 1 트랜지스터 스위칭 수단의 온-저항값을 통하여 상기 제 1 전위 방향으로 충전되며, 상기 제 1 저항의 저항값과 상기 제 1 캐패시터의 캐패시턴스에 의해 결정된 제 1 시정수에 따라서 상기 제 1 저항을 통하여 상기 제 2 전위 방향으로 방전되는 제 1 단;

상기 제 1 비교수단의 출력에 접속된 게이트를 갖고 상기 제 1 전위와 상기 제 2 전위 사이에 접속된 제 2 트랜지스터 스위칭 수단과, 제 2 비교수단의 출력과 상기 제 2 전위 사이에 병렬 접속된 제 2 저항 및 제 2 캐패시터, 및 상기 제 2 트랜지스터 스위칭 수단의 출력에 접속되며 상기 제 1 임계전압과는 서로 다른 제 2 임계전압이 인가되는 제 2 비교수단을 포함하고, 상기 제 2 캐패시터는 측정된 클럭신호가 다른 레벨이 되는 경우에 상기 제 2 트랜지스터 스위칭 수단의 온-저항값을 통하여 상기 제 1 전위 방향으로 충전되어지며, 상기 제 2 저항의 저항값과 상기 제 2 캐패시터의 캐패시턴스에 의해 결정되며 상기 제 1 시정수와는 서로 다른 제 2 시정수에 따라서 상기 제 2 저항값을 통하여 상기 제 2 전위 방향으로 방전되어지는 제 2 단; 및

상기 제 2 단의 출력신호를 수신하도록 접속된 래치회로를 포함하고,

상기 래치회로는, 상기 제 1 단 및 제 2 단과 연동하여, 측정된 클럭신호가 소정 주파수인 경우에 하나의 레벨 신호를 발하고, 측정된 클럭신호가 소정 주파수에서 상기 제 1 단의 제 1 시정수에 비해 더 큰 제 1 주파수로 변화하는 경우에, 소정 주파수의 상한을 나타내면서 다른 레벨을 갖는 신호를 발하고, 상기 다른 레벨을 갖는 측정된 클럭신호가 소정 주파수에서 상기 제 2 단의 제 2 시정수에 비해 더 작은 제 2 주파수로 변화하는 경우에 그 소정 주파수의 하한을 나타내는 신호를 발한다.

이러한 구성에 의해, 소정 주파수의 상한과 하한 양자가 전원전압의 변동에 의한 영향을 받지 않고 검출될 수 있다.

바람직하게는, 본 발명의 주파수 검출회로의 구성요소 및 주파수 검출이 요구되는 유닛 또는 장치가 단일 반도체 기판상에 형성된다.

이러한 구성에 의하면, 검출회로가 응용된 유닛이나 장치에 주파수 검출의 결과가 외부 입력되어질 필요가 없다.

도 1 은 본 발명의 제 1 실시예에 따른 주파수 검출회로를 나타낸 회로도.

도 2 는 도 1 의 주파수 검출회로의 요부에서의 전압파형을 나타낸 시간 챠트.

도 3 은 본 발명의 또다른 실시예에 따른 주파수 검출회로를 나타낸 회로도.

도 4a 내지 4h 는 도 3 의 주파수 검출회로의 요부에서의 전압파형을 나타낸 시간 챠트.

도 5a 내지 5h 는 도 3 의 주파수 검출회로의 요부에서의 전압파형을 나타낸 시간 챠트.

도 6 은 회로가 적용되어지는 CPU 와 같은 유닛 및 회로 소자가 단일 반도체 기판상에 형성되는 경우의 도 1 의 주파수 검출회로의 단면도.

도 7 은 종래기술의 주파수 검출회로를 나타낸 회로도.

도 8a 내지 8f 는 도 7 의 주파수 검출회로의 요부에서의 전압파형을 나타낸 시간 챠트.

도 9 는 인버터 게이트의 회로도.

※ 도면의 주요부분에 대한 부호의 설명

2 : 트랜지스터 3 : 저항

4 : 캐패시터 5 : 인버터 게이트

7 : 트랜지스터 8 : 저항

9 : 캐패시터 10 : 인버터 게이트

이하, 본 발명의 바람직한 실시예를, 첨부도면을 참조하여, 설명한다.

먼저, 도 1 및 도 2a 내지 2c 를 참조하여, 본 발명의 주파수 검출회로의 제 1 실시예를 설명한다.

도 1 에 나타낸 바와 같이, 본 실시예의 주파수 검출회로는 측정되어질 클럭신호인 신호 (CLK) 가 인가되는 인버터 게이트 (1), 그 인버터 게이트 (1) 의 출력에 접속된 게이트와 제 1 전위 (본 실시예에서는 전원전압 (+VDD)) 가 인가되는 소오스를 갖고 트랜지스터 스위칭 수단으로서 작용하도록 구성된 P-채널 MOS 트랜지스터 (2), 상기 트랜지스터 (2) 의 드레인, 즉 상기 트랜지스터 스위칭 수단의 출력에 접속된 일단 및 제 2 전위 (본 실시예에서는 접지전위 (GND)) 가 인가되는 타단을 갖는 저항 (3), 상기 트랜지스터 (2) 의 드레인 또는 상기 트랜지스터 스위칭 수단의 출력에 접속된 타단을 갖고 그 타단에 제 2 전위가 인가되는 캐패시터 (4), 및 상기 트랜지스터 (2) 의 드레인에 접속되며 비교수단으로서 작용하도록 차후 설명되어질 임계값 (Vth1) 이 인가되는 인버터 게이트 (5) 를 구비한다. 따라서, 저항 (3) 및 캐패시터 (4) 는 트랜지스터 스위칭 수단의 출력과 제 2 전위의 사이에 병렬 접속된다.

먼저, 도 2a 에 나타낸 측정된 클럭신호 (CLK) 의 주파수가 저항 (3) 의 저항값과 캐패시턴스 (4) 의 캐패시턴스에 의해 결정되는 시정수에 비해 더 적은 S 인 경우의 동작을 설명한다.

측정된 신호 (CLK) 가 H 레벨에 있을 경우에, 트랜지스터 (2) 의 게이트 전압은 인버터 게이트 (1) 의 작용에 의해 L 레벨이 되므로, P-채널 MOS 트랜지스터 (2) 가 온되어, 캐패시터 (4) 가 트랜지스터 (2) 의 온-저항값을 통하여 제 1 전위 (VDD) 로 충전되어지도록 한다.

뒤이어, 그 측정된 신호 (CLK) 가 L 레벨로 변화됨에 따라, 트랜지스터 (2) 의 게이트 전압이 인버터 게이트 (1) 의 작용에 의해 H 레벨로 변화되며, 트랜지스터 (2) 가 오프되어, 캐패시터 (4) 가 저항 (3) 를 통하여 제 2 전위로 (GND) 로 방전되어지도록 한다.

상술한 바와 같은 캐패시터 (4) 의 단자전압, 즉 트랜지스터 (2) 의 드레인 전압 (Al) 은 도 2b 에 나타낸다.

다음으로, 인버터 게이트 (5) 는 그 전압 (Al) 과 도 2b 에 점선으로 나타낸 바와 같은 인버터 게이트 (5) 에 인가된 임계전압 (Vth1) 을 비교하여, 트랜지스터 (2) 의 드레인 전압 (Al) 또는 스위칭 수단의 출력을 반전시키며, 그 결과, 인버터 (5) 의 출력전압 (OUT) 은 도 2c 에 나타낸 바와 같은 형태로 된 교류파형을 갖게 된다. 당연히, 드레인 전압 (Al) 이 임계전압 (Vth1) 보다 더 큰 경우에는, 출력전압 (OUT) 이 L 로 되며, 드레인 전압 (Al) 이 임계전압 (Vth1) 보다 더 낮을 경우에는, 출력전압 (OUT) 은 H 가 된다.

다음으로, 측정된 클럭신호 (CLK) 의 주파수가, 시간 t1 에서, 저항 (3) 의 저항값과 캐패시터 (4) 의 캐패시턴스에 의해 결정된 시정수에 비해 더 큰 F 로 변화하는 경우에 대해 설명한다.

측정된 신호 (CLK) 가 H 레벨이 되는 경우, 트랜지스터 (2) 는 온되어 캐패시터 (4) 를 충전시키며, 측정된 신호 (CLK) 가 L 레벨로 변화하는 경우에는, 트랜지스터 (4) 가 오프되어, 상술한 바와 같은 방법으로, 캐패시터 (4) 를 방전시킨다.

그러나, 측정된 신호 (CLK) 의 주파수가 저항 (3) 의 저항값과 캐패시터 (4) 의 캐패시턴스에 의해 결정된 캐패시터 (4) 의 방전 동안의 시정수에 비해 더 크게 되면, 그 결과, 캐패시터 (4) 의 단자 전압 (Al) 이 게이트 (5) 의 임계전압 (Vth1) 을 초과할 때까지 캐패시터 (4) 가 방전상태를 유지할 수 없게 되어, 인버터 게이트 (5) 의 출력 (OUT) 이 L 레벨에서 유지된다.

이 방법에서, 측정된 신호 (CLK) 의 주파수가 S 인 경우에는, H 레벨과 L 레벨의 교호하는 신호가 인버터 게이트 (5) 로부터 출력되며, 주파수가 F 인 경우에는, 일정한 L 레벨 신호가 인버터 게이트 (5) 로부터 출력된다.

따라서, 저항 (3) 의 저항값과 캐패시터 (4) 의 캐패시턴스에 의해 결정되는 시정수를 조정함으로써, 측정된 신호 (CLK) 의 주파수가 특정 주파수를 초과하는지의 여부가 검출될 수 있다. 이 특정 주파수는 S 보다 더 작은 주파수의 주파수 범위를 고려할 때에는 상한이나, F 보다 더 큰 주파수의 주파수 범위를 고려할 경우에는 하한이다. 그러므로, CPU 와 같은 유닛에 대해 규정된 주파수의 주파수범위에 따라서, 이 특정 주파수는 서로 다르게 취급된다.

캐패시터 (4) 를 방전시키는 시간은 저항 (3) 의 저항값과 캐패시터 (4) 의 캐패시턴스에 의해 결정된 시정수에 의해 결정된다. 그러나, 본 실시예에서는, 주파수 검출은 캐패시터 (4) 의 방전동안에 캐패시터 (4) 의 단자전압 (Al) 또는 스위칭 수단의 출력이 임계전압 (Vth1) 의 아래로 가로지르거나 또는 하락하는지의 여부를 검출함으로써 행해지므로, 충전시간에 의해 주파수 검출이 영향을 받지 않게 된다. 그러므로, 검출 주파수가 전원전압 (VDD) 의 변동에 기인한 트랜지스터 (2) 의 온-저항값의 변동에 의해 영향을 받지 않게 된다.

또한, 트랜지스터의 온-저항값은 컨던턴스 (gm) 에 의해 결정되므로, 온-저항값을 더 커게 하는 것이 불가능하며, 검출 주파수가 도 7 의 주파수 검출회로에서 거의 자유롭게 설정될 수가 없다. 이와는 반대로, 본 실시예의 주파수 검출회로에서는, 저항 (3) 이 큰 저항값을 갖도록 설정될 수 있어, 원하는 검출 주파수가 용이하게 설정될 수 있다.

도 3 을 참조하여, 본 발명에 따른 주파수 검출회로의 또다른 실시예를 설명한다.

도 3 의 요부에서의 전압파형은 도 4a 내지 4h 및 도 5 에 시간 챠트로 표시된다.

도 1 의 주파수 검출회로는 하나의 주파수 경계값만을 검출하도록 제공할 수 있으며, 그 결과, 측정된 신호 (CLK) 의 주파수가 하한보다 더 낮은지의 여부 또는 상한보다 더 높은지의 여부 중의 어느 하나로 검출될 수 있다.

본 실시예는 주파수의 상한과 하한 양자, 즉 예를들어 CPU 와 같은 유닛에 대해 규정된 주파수를 표준범위내에서 검출하는 것을 가능케 하려는 것이다. 이러한 목적을 위하여, 본 실시예에서는, 제 1 실시예와 같이, 제 1 의 P-채널 MOS 트랜지스터 (2), 제 1 저항 (3), 제 1 캐패시터 (4) 및 제 1 비교수단으로서 제공되는 인버터 게이트 (5) 를 포함하는 제 1 단이, 제 2 의 P-채널 MOS 트랜지스터 (7), 제 2 저항 (8), 제 2 캐패시터 (9) 및 제 2 비교수단으로서 제공되는 인버터 게이트 (10) 을 포함하는 제 2 단과 직렬로 접속되며, 이 2개의 단의 시정수는 서로 다른 값으로 설정된다. 이 제 1 및 제 2 트랜지스터 (2 및 7) 는 각각 제 1 및 제 2 트랜지스터 스위칭 수단으로서 기능한다.

측정된 클럭신호 (CLK) 의 주파수가, 시간 t2 에서, 표준범위내의 주파수 M 에서 제 1 저항 (8) 의 저항값과 제 2 캐패시터 (9) 의 캐패시턴스에 의해 결정되는 시정수에 비해 더 적은 주파수 S 까지 변화하는 경우의 동작을, 도 4a 내지 4h 를 참조하여, 설명한다.

본 실시예에서, 인버터 게이트 (11, 12 및 14), P-채널 MOS 트랜지스터 (13) 및 NOR 게이트 (15 및 16) 는 래치회로를 구성하며, 이 래치회로의 동작을 먼저 설명하기로 한다.

도 4a 에 나타낸 리셋 신호 (R) 가 H 레벨에 있을 때, NOR 게이트 (16) 의 출력 (OUT) 은 L 레벨에 있다. 한편, 그 리셋 신호 (R) 를 H 레벨에 유지하면서, 트랜지스터 (13) 의 게이트 전압은 인버터 게이트 (12) 의 작용에 의해 L 이 되므로, 트랜지스터 (13) 가 온되며, 인버터 게이트 (14) 의 입력이 H 레벨로 고정된다.

그 결과, NOR 게이트 (15) 의 일 입력은, 그 NOR 게이트 (16) 의 출력에 접속된 타 입력이 L 이 되는 반면, L 이 된다. 한편, 리셋 신호에 접속된 NOR 게이트 (16) 의 하나의 입력이 H 에 있으며, NOR 게이트 (15) 의 출력에 접속된 타 입력은 H 가 된다. 따라서, NOR 게이트 (16) 의 출력 (OUT) 이 측정된 신호 (CLK) 에 상관없이 L 레벨로 고정되어 진다. 즉, 리셋 신호 (R) 가 L 이 될 때까지는 측정된 신호 (CLK) 의 주파수 검출이 허용되지 않는다.

리셋 신호 (R) 가 L 로 변화된 후에 주파수 M 의 측정된 신호 (CLK) 가 H 레벨이 되어, 도 4b 에 나타낸 바와 같은 주파수 검출이 가능하게 되며, 트랜지스터 (2) 가 온되어, 캐패시터 (4) 를 제 1 전위 (VDD) 로 변화시키며, 측정된 신호 (CLK) 가 L 레벨로 변화됨에 따라서, 트랜지스터 (2) 가 오프되어, 캐패시터 (4) 를 제 2 전위 (GND) 로 방전시킨다. 그 결과, 캐패시터 (4) 의 단자전압 (A2) 은 도 4c 에 나타낸 바와 같은 파형을 갖게 된다.

인버터 게이트 (5) 는, 인버터 게이트 (5) 에 인가된, 도 4c 에 점선으로 나타낸 바와 같은, 제 1 임계전압 (Vth1) 과 전압 (A2) 을 비교함으로써, 트랜지스터 (2) 의 드레인 전압 (A2), 즉 제 1 트랜지스터 스위칭 수단의 출력을 반전시켜, 도 4d 에 나타낸 바와 같은 형태로 된 출력전압 (B2) 을 출력시킨다.

다음으로, 인버터 게이트 (6) 를 통하여 제 1 단의 인버터 게이트 (5) 의 출력에 접속된 게이트를 갖는 P-채널 MOS 트랜지스터 (7) 는, 인버터 게이트 (5) 의 출력전압 (B2) 이 H 레벨이 되어 인버터 게이트 (6) 를 통하여 트랜지스터 (7) 의 게이트에 L 레벨을 인가하는 경우에 온되고 전압 (B2) 이 L 레벨이 되는 경우에는 오프되도록 하기 위하여, 트랜지스터 (2) 와 유사하게 동작한다.

따라서, 트랜지스터 (7) 가 온됨에 따라, 캐패시터 (9) 는 제 1 전위 (VDD) 로 변화되며, 트랜지스터 (7) 가 오프됨에 따라서, 캐패시터 (9) 가 제 2 전위 (GND) 로 방전되어, 캐패시터 (9) 의 단자전압 (C2) 이 도 4e 에 나타낸 바와 같은 파형을 가지게 된다.

인버터 게이트 (10) 는 인버터 게이트 (10) 에 인가된, 도 4e 에 점선으로 나타낸, 제 2 임계전압 (Vth2) 과 전압 (C2) 을 비교함으로써, 트랜지스터 (7) 의 드레인 전압 (C2), 즉, 제 2 트랜지스터 스위칭 수단의 출력을 반전시키고, 그 결과, 인버터 게이트 (10) 의 출력전압 (D2) 은 도 4f 에 나타낸 바와 같은 형태로된 파형을 가지게 된다.

상술한 동작에서, 측정된 클럭신호 (CLK) 의 주파수는 저항 (8) 의 저항값과 캐패시터 (9) 의 캐패시턴스에 의해 결정되는 캐패시터 (9) 의 방전동안의 시정수에 비해 더 큰 M 이 되어, 캐패시터 (9) 는 캐패시터 (9) 의 단자전압 (C2) 이 게이트 (10) 의 임계전압 (Vth2) 을 초과하여 인버터 게이트 (10) 의 출력 (D2) 이 L 레벨로 존재하는 한도까지 방전되지는 않는다.

따라서, 인버터 게이트 (11) 의 출력 (E2) 이 도 4g 에 나타낸 바와 같이 H 레벨이 되어, 리셋신호 (R) 가 H 인 경우에 설정된 상태와 동일한 상태를 취하게 되어, NOR 게이트 (16) 의 출력 (OUT) 이 L 레벨로 유지되게 한다.

뒤이어, 측정된 신호 (CLK) 의 주파수가 저항 (8) 의 저항값과 캐패시터 (9) 의 캐패시턴스에 의해 결정된 캐패시터 (9) 의 방전동안의 시정수에 비해 더 적은 주파수 S 로 변화하는 경우에, 캐패시터 (9) 의 단자전압 (C2) 은 도 4e 에 나타낸 바와 같이 게이트 (10) 의 임계전압 (Vth2) 의 아래로 하락한다. 이는 인버터 게이트 (10) 의 출력 (D2) 을 도 4f 에 나타낸 바와같이 H 레벨로 변화되게 한다.

그 결과, 인버터 게이트 (11) 의 출력 (E2) 이 L 레벨로 변화되며, NOR 게이트 (16) 의 출력 (OUT) 이 H 레벨로 변화한다. 일단 H 레벨로 변화된 출력 (OUT) 은 H 레벨의 리셋신호 (R) 가 NOR 게이트 (16) 에 인가될 때까지 그 H 레벨을 유지한다. 이러한 방법으로, 측정된 신호 (CLK) 의 주파수의 하한 아래로 하강하는 주파수가 검출될 수 있다.

이하, 도 5a 내지 5h 를 참조하여, 측정된 신호 (CLK) 의 주파수가, 시간 t3 에서, M 으로부터 저항 (3) 의 저항값과 캐패시터 (4) 의 캐패시턴스에 의해 결정되는 시정수에 비해 더 큰 F 까지 변화하는 경우의 동작을 설명한다.

여기서는, 주파수 검출이 가능하도록 리셋신호 (R) 가 주어져 L 이 된 후에, 측정된 신호 (CLK) 의 주파수가 M 에서 F 로 변화하고, 캐패시터 (4) 는 캐패시터 (4) 의 단자전압 (A2), 즉, 제 1 트랜지스터 스위칭 수단의 출력이 도 5c 에 나타낸 바와 같은 인버터 게이트 (5) 의 임계전압 (Vth1) 을 초과한 후, 인버터 게이트 (5) 의 출력 (B2) 이 도 5d 에 나타낸 바와같이 L 레벨을 유지하는 정도까지 방전되지 않는 것으로 가정한다.

따라서, L 레벨로 고정된 출력 (B2) 의 주파수가 저항 (8) 의 저항값과 캐패시터 (9) 의 캐패시턴스에 의해 결정되는 캐패시터 (9) 의 방전동안의 시정수에 비해 더 작아지게 되며, 그 결과, 캐패시터 (9) 의 단자전압 (C2), 즉, 제 2 트랜지스터 스위칭 수단의 출력이 게이트 (10) 의 임계전압 (Vth2) 의 아래로 하강하게 된다. 이는 인버터 게이트 (10) 의 출력 (D2) 가 도 5f 에 나타낸 바와 같이 H 레벨로 변화되도록 한다.

그 결과, 인버터 게이트 (11) 의 출력 (E2) 이 L 레벨로 변화되며, NOR 게이트 (16) 의 출력 (OUT) 이 H 레벨로 변화된다. 이러한 방법으로, 상한을 초과하는 측정된 신호 (CLK) 의 주파수가 검출될 수 있다.

설명의 간결성을 위하여, 주파수 M 을, 하나의 값을 갖는 것으로 설명하였지만, 이는 표준 범위내의 값을 취할 수도 있다.

이상 설명한 바와 같이, 저항 (3) 의 저항값과 캐패시터 (4) 의 캐패시턴스에 의해 결정되는 시정수를, 측정된 신호 (CLK) 의 주파수 F 에 비해 더 크게 하고 측정된 신호 (CLK) 의 주파수 S 에 비해 더 작게 되도록 조정하고, 또한, 저항 (8) 의 저항값과 캐패시터 (9) 의 캐패시턴스에 의해 결정되는 시정수를, 측정된 신호 (CLK) 의 주파수 S 에 비해 더 작게 하고 측정된 신호 (CLK) 의 주파수 M 에 비해 더 크게 되도록 조정함으로써, 전원전압의 변동에 의해 영향을 받지 않고, 측정된 신호 (CLK) 의 주파수가 소정의 상한을 초과하여 증가하는지 또는 소정 하한을 초과하여 감소하는지의 여부를 고정확도로 검출될 수가 있다.

본 실시예에서, 인버터 게이트 (5) 의 출력은 트랜지스터 (7) 의 게이트에 인버터 게이트 (6) 을 통하여 접속되나, 이는 직접 접속될 수도 있다. 이 경우, 도 4e 및 도 5e 에 나타낸 바와 같이 캐패시터 (9) 의 단자전압 (C2) 의 위상이 변화되어 방전시간이 단축되므로, 시정수는 저항 (8) 의 저항값과 캐패시터 (9) 의 캐패시턴스를 변화시켜 조정하는 것이 요구된다.

도 1 의 주파수 검출회로, 및 CPU 와 같은 유닛 또는 검출회로가 적용되어지는 EEPROM 과 같은 장치는 동일한 반도체 기판상에 형성하는 것이 바람직하다. 주파수 검출회로의 트랜지스터, 저항, 캐패시터 및 비교수단와 같은 구성요소, 및 CPU 와 같은 유닛 또는 주파수 검출이 필요한 EEPROM 과 같은 장치를 동일 반도체 기판상에 형성하는 경우에는, 주파수 검출결과가 그 유닛이나 또는 장치에 외부 입력되는 것이 필요하므로, 단자갯수가 저감될 수 있으며 검출결과가 외부입력되는 경우에 검출결과를 방해하는 외부영향이 제거될 수 있는 이점이 있게된다. 또한, 단자의 부하 캐패시턴스를 포함한, 패키징하는 동안에 발생하는 여러가지 부하의 영향을 제거할 수 있다.

단지 도 6 에서는, 도 1 의 CPU 또는 EEPROM 과 함께, 단일 반도체 기판상에 형성되어진 주파수 검출회로가, 단면형태로 도시되어 있으며, CPU 또는 EEPROM 은 도면에 도시되어 있지 않다.

인버터 게이트 (1), 트랜지스터 (2), 저항 (3), 캐패시터 (4) 및 인버터 (5) 는 P형 단결정 Si 로 제조된 기판상에 형성된다.

이 인버터 게이트 (1) 는 P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터를 포함한다. P-채널 MOS 트랜지스터는 N우물 (1a), P+ Si 의 소오스 영역 (1b), P+ Si 의 드레인 영역 (1c), 게이트 절연막으로서 기능하는 산화막 (20), 및 다결정 Si 로 제조된 게이트 전극 (1d) 을 갖는다. N-채널 MOS 트랜지스터는 N+ Si 로 제조된 소오스 영역 (1e), N+ Si 로 제조된 드레인 영역 (1f), 게이트 절연막으로서 기능하는 산화막 (20) 및 다결정 Si 로 제조된 게이트 전극 (1g) 을 갖는다.

P-채널 MOS 트랜지스터 (2) 는 N 우물 (2a), P+ Si 의 소오스 영역 (2b), P+ Si 의 드레인 영역 (2c), 게이트 절연막으로서 기능하는 산화막 (20), 및 다결정 Si 의 게이트 전극 (2d) 를 갖는다. 저항 (3) 는 산화막 (20) 상에 형성된 다결정 Si 층 (3a) 으로 형성된다.

캐패시터 (4) 는 MOS 트랜지스터 구조를 가지며, N+ Si 의 소오스 (4a), N+ Si 의 드레인 영역 (4b), 게이트 절연막으로서 기능하는 산화막 (20) 및 다결정 Si 의 게이트 전극 (4c) 을 갖는다.

인버터 게이트 (5) 는 P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터를 포함한다. P-채널 MOS 트랜지스터는 N 우물 (5a), P+ Si 의 소오스 영역 (5b), P+ Si 의 드레인 영역 (5c), 게이트 절연막으로서 기능하는 산화막 (20) 및 다결정 Si 의 게이트 전극 (5d) 을 갖는다. N-채널 MOS 트랜지스터는 N+ Si 의 소오스 영역 (5e), N+ Si 의 드레인 영역 (5f), 게이트 절연막으로서 기능하는 산화막 (20) 및 다결정 Si 의 게이트 전극 (5g) 을 갖는다.

도 6 에서, 드레인 전극과 소오스 전극이 도시되어 있지 않다. 그러나, 도 3 의 주파수 검출회로이 구성요소가, 단일 반도체 기판상에, CPU 또는 EEPROM 과 함께 유사하게 형성될 수 있다.

상기 실시예에서는, P-채널 트랜지스터가 사용되지만, 이는 N-채널 트랜지스터로 대체될 수도 있다. 이 경우, 저항 (3 및 8) 및 캐패시터 (4 및 9) 는 전원전압 (VDD) 에 접속될 수도 있으며, 트랜지스터 (2 및 7) 의 소오스는 방전동안의 단자전압이 임계전압을 초과하는지의 여부를 검출하기 위하여 접지될 수도 있다.

상기 실시예에서는, 인버터 게이트가 비교수단으로서 사용되었지만, 이들은 비교기로 대체될 수도 있다.

이상 설명한 바와 같이, 본 발명의 일면에 따른 주파수 검출회로는, 측정된 클럭신호의 주파수가 소정 주파수를 초과하는지의 여부가 검출될 수 있다. 주파수 검출은 캐패시터의 방전동안에 캐패시터의 단자 전압 또는 스위칭 수단의 출력이 임계전압을 초과하는지 또는 아래로 하락하는지의 여부에 검출함으로써 달성되며, 따라서, 주파수 검출이 충전하는 시간에 의해 영향을 받지 않게 된다. 따라서, 검출이 전압전압의 변동에 기인한 스위칭 수단의 온-저항값의 변화에 의해 영향을 받지 않는다. 또한, 스위칭 수단에 외부로부터 접속된 저항이 큰 저항값을 갖도록 설정되며, 원하는 검출 주파수가 용이하게 설정될 수 있는 효과가 있다.

또한, 본 발명의 두번째 측면에 따른 본 주파수 검출회로는, 소정 주파수의 상한과 하한 양자가 전원전압의 변동에 의한 영향을 받지 않고 검출될 수 있는 효과가 있다.

또한, 본 발명의 또다른 측면에 따르면, 본 발명의 주파수 검출회로의 구성요소 및 주파수 검출이 요구되는 유닛 또는 소자가 단일 반도체 기판상에 형성됨으로써, 주파수 검출의 결과가 검출회로가 적용된 유닛이나 장치에 외부 입력되어질 필요가 없는 효과가 있다.

Claims (4)

1. 측정되어질 클럭신호가 인가되는 게이트를 갖고, 제 1 전위와 제 2 전위 사이에 접속된 트랜지스터 스위칭 수단;

   상기 트랜지스터 스위칭 수단의 출력과 제 2 전위 사이에 병렬로 접속된 저항 및 캐패시터; 및

   상기 트랜지스터 스위칭 수단의 출력전압을 비교수단에 인가된 소정 임계 전압과 비교하여, 그 측정된 클럭신호의 주파수가 시정수에 비해 더 적은 경우에, 상기 트랜지스터 스위칭 수단의 출력전압이 캐패시터의 방전동안에 임계전압을 초과하도록, 교류 파형의 신호를 발하나, 그 측정된 클럭신호의 주파수가 시정수에 비해 더 큰 경우에, 상기 트랜지스터 스위칭 수단의 출력전압이 임계전압을 초과하지 않도록, 일정 레벨의 신호를 발하는 상기 스위칭 수단의 출력에 접속된 비교수단을 포함하고,

   상기 캐패시터는 측정된 클럭신호가 하나의 레벨이 되는 경우에는 트랜지스터 스위칭 수단의 온-저항값을 통하여 제 1 전위로 충전되며, 그 측정된 클럭신호가 다른 레벨로 변화하는 경우에는 상기 캐패시터의 캐패시턴스와 상기 저항의 저항값에 의해 결정된 시정수에 따라서 상기 저항을 통하여 상기 제 2 전위로 방전하는 것을 특징으로 하는 주파수 검출회로.
2. 제 1 항에 있어서,

   상기 주파수 검출회로는 CPU 와 같은 유닛 또는 EEPROM 과 같은 소자에 응용되어 상기 유닛 또는 상기 소자에 사용하는 주파수를 검출하며,

   상기 주파수 검출회로의 구성요소 및 상기 유닛 또는 상기 소자는 단일 반도체 기판상에 형성되는 것을 특징으로 하는 주파수 검출회로.
3. 측정되어질 클럭신호가 인가되어지는 게이트를 갖고 제 1 전위와 제 2 전위 사이에 접속된 제 1 트랜지스터 스위칭 수단과, 상기 제 1 트랜지스터 스위칭 수단의 출력과 상기 제 2 전위 사이에 병렬 접속된 제 1 저항 및 제 2 캐패시터, 및 상기 제 1 트랜지스터 스위칭 수단의 출력에 접속되며 제 1 임계전압이 인가되는 제 1 비교수단을 구비하고, 상기 제 1 캐패시터는 측정된 신호가 하나의 레벨이 되는 경우에는 상기 제 1 트랜지스터 스위칭 수단의 온-저항값을 통하여 상기 제 1 전위 방향으로 충전되며, 상기 제 1 저항의 저항값과 상기 제 1 캐패시터의 캐패시턴스에 의해 결정된 제 1 시정수에 따라서 상기 제 1 저항을 통하여 상기 제 2 전위 방향으로 방전되는 제 1 단;

   상기 제 1 비교수단의 출력에 접속된 게이트를 갖고 상기 제 1 전위와 상기 제 2 전위 사이에 접속된 제 2 트랜지스터 스위칭 수단과, 제 2 비교수단의 출력과 상기 제 2 전위 사이에 병렬 접속된 제 2 저항 및 제 2 캐패시터, 및 상기 제 2 트랜지스터 스위칭 수단의 출력에 접속되며 상기 제 1 임계전압과는 서로 다른 제 2 임계전압이 인가되는 제 2 비교수단을 구비하고, 상기 제 2 캐패시터는 측정된 클럭신호가 다른 레벨이 되는 경우에는 상기 제 2 트랜지스터 스위칭 수단의 온-저항값을 통하여 상기 제 1 전위 방향으로 충전되어지며, 상기 제 2 저항의 저항값과 상기 제 2 캐패시터의 캐패시턴스에 의해 결정되며 상기 제 1 시정수와는 서로 다른 제 2 시정수에 따라서, 상기 제 2 저항값을 통하여 상기 제 2 전위 방향으로 방전되어지는 제 2 단; 및

   상기 제 2 단의 출력신호를 수신하도록 접속된 래치회로를 포함하고,

   상기 래치회로는, 상기 제 1 단 및 제 2 단과 연동하여, 측정된 클럭신호가 소정 주파수인 경우에 하나의 레벨 신호를 발하고, 측정된 클럭신호가 소정 주파수에서 상기 제 1 단의 제 1 시정수에 비해 더 큰 제 1 주파수로 변화하는 경우에 소정 주파수의 상한을 나타내며 다른 레벨을 갖는 신호를 발하며, 상기 다른 레벨을 갖는 측정된 클럭신호가 소정 주파수에서 상기 제 2 단의 제 2 시정수에 비해 더 작은 제 2 주파수로 변화하는 경우에는 그 소정 주파수의 하한을 나타내는 신호를 발하는 것을 특징으로 하는 주파수 검출회로.
4. 제 3 항에 있어서,

   상기 주파수 검출회로는 CPU 와 같은 유닛 또는 EEPROM 과 같은 소자에 응용되어 상기 유닛 또는 상기 소자에 사용하는 주파수를 검출하며,

   상기 주파수 검출회로의 구성요소 및 상기 유닛 또는 상기 소자는 단일 반도체 기판상에 형성되는 것을 특징으로 하는 주파수 검출회로.