CN112084731A - 一种提高峰值功率测量触发动态范围的fpga数字电路及方法 - Google Patents
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Abstract
本发明公开了一种提高峰值功率测量触发动态范围的FPGA数字电路及方法，属于峰值功率测量领域。本发明包括上升沿触发模块、下降沿触发模块和沿选择模块，通过上升沿触发模块和下降沿触发模块获取触发沿信号和非触发沿信号，通过沿选择模块将最终的触发沿信号对外输出，以一种基于使能的两电平(使能电平ADC的值和触发电平ADC的值)触发沿检测方法，将内触发最小可识别功率电平由原来的‑15dBm优化到‑20dBm，内触发电平动态范围提升了5dB，测量小信号时功率波形显示更稳定，稳定的波形显示也进一步提高了波形叠加后的峰值功率测量准确度。
Description
技术领域
本发明属于峰值功率测量领域，更具体地，涉及一种提高峰值功率测量触发动态范围的FPGA数字电路及方法。
背景技术
针对被测信号的内触发技术已经被广泛应用于微波峰值功率的测量中，稳定的内触发可以为后期波形叠加而提高测量准确度和为波形的稳定显示提供保障。
目前的内触发技术主要包括两种：模拟触发和数字触发。模拟触发通过将被测信号与DAC设置的标准触发电平同时送入模拟比较器正负输入端进行比较，产生与被测信号同步的触发信号供数字电路使用；数字触发通过对被测信号数字化后的ADC的值与标准触发电平对应的ADC的值进行数字比较，给出与被测信号同步的触发信号。
现有的两种内触发方案，均存在一定的缺点：对于模拟触发方案，模拟信号受外界噪声和干扰影响大，无论是检波后的被测信号还是DAC设置的标准触发电平都极易受到噪声和干扰的影响而出现误触发或触发不到的情况，当检波后被测信号越接近噪声水平时，内触发失真越为严重；对于数字触发方案，使用单一的标准触发电平对应的ADC参与数字比较，当被测信号数字化后的ADC的值受噪声影响在标准触发电平对应的ADC的值附近上下跳动时，会出现误触发情况而导致内触发失真。
由于触发动态范围的不稳定，从而导致对于峰值小信号测量时功率波形显示稳定度要求较高的场景，上述方案不能予以满足。本发明提出一种FPGA数字电路，以一种基于使能的两电平触发沿检测方法，测量小信号时功率波形显示更稳定，进一步提高了波形叠加的峰值功率测量准确度。
发明内容
针对现有技术中存在的上述技术问题，本发明提出了一种提高峰值功率测量触发动态范围的FPGA数字电路和一种提高峰值功率测量触发动态范围的方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述目的1，本发明采用如下技术方案：
一种提高峰值功率测量触发动态范围的FPGA数字电路，其包括：
上升沿触发模块，用于完成上升沿触发信号的获取；
下降沿触发模块，用于完成下降沿触发信号的获取；
沿选择模块，用于接收上升沿触发信号和下降沿触发信号，实现触发信号的选择功能。
优选地，所述上升沿触发模块包括：带复位功能的第一比较器和第二比较器；
所述第一比较器的输入信号包括：复位信号、上位机设置的上升沿触发使能ADC的值、采集得到的信号ADC的值及系统时钟信号；所述第一比较器的输出信号为复位信号，与第二比较器的输入端相连；
所述第二比较器的输入信号包括：复位信号、上位机设置的上升沿触发ADC的值、采集得到的信号ADC的值；所述第二比较器的输出信号为最终产生的上升沿触发信号，同时也作为复位信号，反馈到第一比较器的输入端；
所述上升沿触发模块内部的时序变化均在系统时钟信号的控制下。
优选地，所述下降沿触发模块包括：带复位功能的第三比较器和第四比较器；
所述第三比较器的输入信号包括：复位信号、上位机设置的下降沿触发使能ADC的值、采集得到的信号ADC的值及系统时钟信号；所述第三比较器的输出信号为复位信号，与第四比较器的输入端相连；
所述第四比较器的输入信号包括：复位信号、上位机设置的下降沿触发ADC的值、采集得到的信号ADC的值；所述第四比较器的输出信号为最终产生的下降沿触发信号，同时也作为复位信号，反馈到第三比较器的输入端；
所述下降沿触发模块内部的时序变化均在系统时钟信号的控制下。
优选地，所述沿选择模块包括：缓冲器、第一单刀双掷开关和第二单刀双掷开关；
所述缓冲器的输入端与上位机设置的沿选择信号相连，输出端与第一单刀双掷开关和第二单刀双掷开关相连，控制二者的开合投向；
所述第一单刀双掷开关可分别投向第一静触点、第二静触点，并连接触发沿信号的输出端；
所述第二单刀双掷开关可分别投向第一静触点、第二静触点，并连接非触发沿信号的输出端；
所述沿选择模块内部的时序变化均在系统时钟信号的控制下。
优选地，在上升沿触发模块中，当第一比较器的复位信号为1时，第一比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的上升沿触发使能ADC的值；当第二比较器的复位信号为1时，第二比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的上升沿触发ADC的值。
优选地，在下降沿触发模块中，当第三比较器的复位信号为1时，第三比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的下降沿触发使能ADC的值；当第四比较器的复位信号为1时，第四比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的下降沿触发ADC的值。
优选地，在沿选择模块中，当上位机设置的沿选择信号为0时，表示选择上升沿触发，使得触发沿信号来源为上升沿触发信号，非触发沿信号来源为下降沿触发信号；当上位机设置的沿选择信号为1时，表示选择下降沿触发，使得触发沿信号来源为下降沿触发信号，非触发沿信号来源为上升沿触发信号。
为了实现上述目的2，本发明提供了一种提高峰值功率测量触发动态范围的方法，包括如下步骤：
步骤1：通过上升沿触发模块获取上升沿触发信号，下降沿触发模块获取下降沿触发信号；
步骤2：沿选择模块根据步骤1中产生的上升沿触发信号、下降沿触发信号及上位机设定的沿选择信号，向后续数字电路输出选定的触发沿信号。
优选地，在步骤1中，具体包括如下步骤：
步骤1.1：上升沿触发模块、下降沿触发模块将采样得到的信号ADC的值与上位机设置的上升沿触发使能ADC的值、下降沿触发使能ADC的值进行比较，决定是否使能各自的上升沿触发进程和下降沿触发进程；
步骤1.2：然后将采样得到的信号ADC的值与上位机设置的上升沿触发ADC的值、下降沿触发ADC的值进行比较，决定是否产生脉冲信号。
优选地，在步骤2中，具体包括如下步骤：
步骤2.1：沿选择模块接收上位机设置的沿选择信号；
步骤2.2：根据步骤2.1中接收的上位机设置的沿选择信号，当上位机设置的沿选择信号为0时，表示选择上升沿触发，当上位机设置的沿选择信号为1时，表示选择下降沿触发，从而设置沿选择模块中触发沿信号和非触发沿信号的具体信号来源；
步骤2.3：根据步骤2.2所设置的沿选择模块的输出，向后续数字电路输出最终选定的触发沿信号。
本发明所带来的有益技术效果：
本发明通过上升沿触发模块和下降沿触发模块获取上升沿触发信号和下降沿触发信号，而后通过沿选择模块将最终的触发沿信号对外输出，以一种基于使能的两电平触发沿检测方法，将内触发最小可识别电平由原来的-15dBm优化到-20dBm，内触发电平动态范围提升了5dB，测量小信号时功率波形显示更稳定，稳定的波形显示也进一步提高了波形叠加的峰值功率测量准确度。
附图说明
图1是本发明中FPGA数字电路的原理框图；
图2是本发明中上升沿触发模块的原理框图；
图3是本发明中产生上升沿触发信号的示意图；
图4是本发明中下降沿触发模块的原理框图；
图5是本发明中沿选择模块的原理框图；
图6是本发明中在小信号测量时获取稳定上升沿触发信号的示意图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
实施例1：
如图1所示，一种提高峰值功率测量触发动态范围的FPGA数字电路包括：用于获取上升沿触发信号的上升沿触发模块，用于获取下降沿触发信号的下降沿触发模块，用于输出最终触发沿信号的沿选择模块。
为了更加清楚地理解，结合图2、图3、图4和图5，以上升沿触发信号的产生过程为例进一步说明本发明FPGA数字电路的工作原理。
如图2所示，上升沿触发模块主要由带复位功能的第一比较器(如图中标示Cmp_A1)和第二比较器(如图中标示Cmp_B1)组成。当复位信号(如图中标示A1)为1时，Cmp_A1复位其输出，即复位信号(如图中标示B1)逻辑为1；当复位信号A1为0时，一旦有采集得到的信号ADC的值≤上位机设置的上升沿触发使能ADC的值时，Cmp_A1工作使复位信号B1由1变为0并保持，直到复位信号A1再次为1。比较器Cmp_B1在复位信号B1为1时，将其输出复位成0，即上升沿触发信号为0；当复位信号B1为0时，一旦检测到采集得到的信号ADC的值≥上位机设置的上升沿触发ADC的值，Cmp_B1工作并将其输出置1，即上升沿触发信号为1，由于复位信号A1是由上升沿触发信号回馈产生的，故上升沿触发信号为1时将复位Cmp_A1，继而使复位信号B1变为1，复位Cmp_B1。考虑到每个时序的变化都在系统时钟CLK的控制下，故每检测到一次上升沿，上升沿触发模块将产生1个脉宽为1个时钟周期的脉冲信号，具体如图3所示。下降沿触发模块构成与上升沿触发模块构成类似，如图4所示。
如图5所示，沿选择模块根据上位机设置的沿选择信号实现触发信号的选择功能。当上位机设置的沿选择信号为0时，表示选择上升沿触发，此时第一单刀双掷开关(如图中标示S1)和第二单刀双掷开关(如图中标示S2)分别连接至第一静触点(如图中标示C1)和第二静触点(如图中标示C2)，使得触发沿信号来源为上升沿触发信号，非触发沿信号来源为下降沿触发信号；当上位机设置的沿选择信号为1时，表示选择下降沿触发，此时开关S1和S2分别连接至第一静触点(如图中标示D1)和第二静触点(如图中标示D2)，使得触发沿信号来源为下降沿触发信号，非触发沿信号来源为上升沿触发信号。具体地，在本实施例中，将上位机设置的沿选择信号取为0，令沿选择模块的开关S1和S2分别连接至触点C1和C2，从而将触发沿的信号来源选为上升沿触发信号。
实施例2：
在上述实施例1的基础上，本发明提出一种提高峰值功率测量触发动态范围的方法，为了更加清楚地理解，结合图6，以上位机选择上升沿触发为例，说明本发明方法如何在小信号测量时得到稳定的触发信号，包括：
步骤1：上升沿触发模块识别上升沿触发信号并使能上升沿触发进程；
步骤1包括以下子步骤：
步骤1.1：如图6所示，1号线为检波后的小功率信号理想波形，但在实际测量时，信号波形会叠加上噪声和干扰，真正转换成ADC的值的波形为图中2号线所示。上升沿触发模块首先将采集得到的信号ADC的值与上位机设置的上升沿触发使能ADC的值(图6中3号线所示)进行比较；
步骤1.2：当检测到采集得到的信号ADC的值≤上位机设置的上升沿触发使能ADC的值时，即图6中A点(2号线与3号线的交点)位置时，开始使能上升沿触发进程，使上升沿触发模块开始进行采集得到的信号ADC的值与上位机设置的上升沿触发ADC的值进行比较。当检测到采集得到的信号ADC的值≥上位机设置的上升沿触发ADC的值时，即图6中B点(2号线与4号线的交点)位置时，上升沿触发模块产生1个时钟周期的高电平脉冲，同时模块内部不再使能上升沿触发进程，直到再次检测到采集得到的信号ADC的值≤上位机设置的上升沿触发使能ADC的值时，即图6中A’点位置时，才再次使能上升沿触发进程进行上升沿检测，从而使下一个上升沿触发位置锁定在B’点。由此便可避开触发过程中的噪声干扰，得到与信号上升沿同步的上升沿触发信号。
步骤2：根据步骤1中识别的上升/下降触发沿信号及上位机设置的沿选择信号，向后续数字电路输出选定的触发沿信号。
步骤2包括以下子步骤：
步骤2.1：沿选择模块接收上位机设置的沿选择信号；
步骤2.2：根据步骤2.1中接收的上位机设置的沿选择信号，当上位机设置的沿选择信号为0时，表示选择上升沿触发，当上位机设置的沿选择信号为1时，表示选择下降沿触发，设置其输出触发沿信号的信号源选择为上升沿触发信号，其输出非触发沿信号的信号源选择为下降沿触发信号；
步骤2.3：根据步骤2.2所设定的沿选择模块的输出，向后续数字电路输出最终选定的上升沿触发信号。
下降沿触发信号的获得与上升沿触发信号的获得类似，在图6的C点(2号线与5号线的交点)使能触发下降沿进程，在图6的D点(2号线与6号线的交点)完成触发进程，得到下降沿触发信号。
本发明通过上升沿触发模块和下降沿触发模块获取上升沿触发信号和下降沿触发信号，而后通过沿选择模块将最终的触发沿信号对外输出，以一种基于使能的两电平触发沿检测方法，将内触发最小可识别电平由原来的-15dBm优化到-20dBm，内触发电平动态范围提升了5dB，测量小信号时功率波形显示更稳定，稳定的波形显示也进一步提高了波形叠加的峰值功率测量准确度。
以上为本实施例的完整实现过程。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
Claims (10)
1.一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于：包括：
上升沿触发模块，用于完成上升沿触发信号的获取；
下降沿触发模块，用于完成下降沿触发信号的获取；
沿选择模块，用于接收上升沿触发信号和下降沿触发信号，实现触发信号的选择功能。
2.如权利要求1所述的一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于，所述上升沿触发模块包括：带复位功能的第一比较器和第二比较器；
所述第一比较器的输入信号包括：复位信号、上位机设置的上升沿触发使能ADC的值、采集得到的信号ADC的值及系统时钟信号；所述第一比较器的输出信号为复位信号，与第二比较器的输入端相连；
所述第二比较器的输入信号包括：复位信号、上位机设置的上升沿触发ADC的值及采集得到的信号ADC的值；所述第二比较器的输出信号为最终产生的上升沿触发信号，同时也作为复位信号，反馈到第一比较器的输入端；
所述上升沿触发模块内部的时序变化均在系统时钟信号的控制下。
3.如权利要求1所述的一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于，所述下降沿触发模块包括：带复位功能的第三比较器和第四比较器；
所述第三比较器的输入信号包括：复位信号、上位机设置的下降沿触发使能ADC的值、采集得到的信号ADC的值及系统时钟信号；所述第三比较器的输出信号为复位信号，与第四比较器的输入端相连；
所述第四比较器的输入信号包括：复位信号、上位机设置的下降沿触发ADC的值及采集得到的信号ADC的值；所述第四比较器的输出信号为最终产生的下降沿触发信号，同时也作为复位信号，反馈到第三比较器的输入端；
所述下降沿触发模块内部的时序变化均在系统时钟信号的控制下。
4.如权利要求1所述的一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于，所述沿选择模块包括：缓冲器、第一单刀双掷开关和第二单刀双掷开关；
所述缓冲器的输入端与上位机设置的沿选择信号相连，输出端与第一单刀双掷开关和第二单刀双掷开关相连，控制二者的开合投向；
所述第一单刀双掷开关可分别投向第一静触点、第二静触点，并连接触发沿信号的输出端；
所述第二单刀双掷开关可分别投向第一静触点、第二静触点，并连接非触发沿信号的输出端；
所述沿选择模块内部的时序变化均在系统时钟信号的控制下。
5.如权利要求1所述的一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于，在上升沿触发模块中，当第一比较器的复位信号为1时，第一比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的上升沿触发使能ADC的值；当第二比较器的复位信号为1时，第二比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的上升沿触发ADC的值。
6.如权利要求1所述的一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于，在下降沿触发模块中，当第三比较器的复位信号为1时，第三比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的下降沿触发使能ADC的值；当第四比较器的复位信号为1时，第四比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的下降沿触发ADC的值。
7.如权利要求1所述的一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于，在沿选择模块中，当上位机设置的沿选择信号为0时，表示选择上升沿触发，使得触发沿信号为上升沿触发信号，非触发沿信号为下降沿触发信号；当上位机设置的沿选择信号为1时，表示选择下降沿触发，使得触发沿信号为下降沿触发信号，非触发沿信号为上升沿触发信号。
8.一种提高峰值功率测量触发动态范围的方法，采用权利要求1-7任意一项所述的一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于：包括以下步骤：
步骤1：通过上升沿触发模块获取上升沿触发信号，下降沿触发模块获取下降沿触发信号；
步骤2：沿选择模块根据步骤1中产生的上升沿触发信号、下降沿触发信号及上位机设定的沿选择信号，向后续数字电路输出选定的触发沿信号。
9.如权利要求8所述的一种提高峰值功率测量触发动态范围的方法，其特征在于：在步骤1中，具体包括如下步骤：
步骤1.1：上升沿触发模块、下降沿触发模块将采样得到的信号ADC的值与上位机设置的上升沿触发使能ADC的值、下降沿触发使能ADC的值进行比较，决定是否使能各自的上升沿触发进程和下降沿触发进程；
步骤1.2：将采样得到的信号ADC的值与上位机设置的上升沿触发ADC的值、下降沿触发ADC的值进行比较，决定是否产生脉冲信号。
10.如权利要求8所述的一种提高峰值功率测量触发动态范围的方法，其特征在于：在步骤2中，具体包括如下步骤：
步骤2.1：沿选择模块接收上位机设置的沿选择信号；
步骤2.2：根据步骤2.1中接收的上位机设置的沿选择信号，当上位机设置的沿选择信号为0时，表示选择上升沿触发，当上位机设置的沿选择信号为1时，表示选择下降沿触发，从而设置沿选择模块中触发沿信号和非触发沿信号的信号来源；
步骤2.3：根据步骤2.2所设置的沿选择模块的输出，向后续数字电路输出最终选定的触发沿信号。
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| CN112084731B (zh) | 2024-03-29 |
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| GR01 | Patent grant | ||
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