JP2000347950A - シリアルインターフェイス - Google Patents
シリアルインターフェイスInfo
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- JP2000347950A JP2000347950A JP11156164A JP15616499A JP2000347950A JP 2000347950 A JP2000347950 A JP 2000347950A JP 11156164 A JP11156164 A JP 11156164A JP 15616499 A JP15616499 A JP 15616499A JP 2000347950 A JP2000347950 A JP 2000347950A
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- clock
- serial
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Abstract
(57)【要約】
【課題】 シリアルクロックのパルス幅から通信時間を
予測し、実際の通信時間と比較することでノイズを検出
するシリアルインターフェイスを目的とする。 【解決手段】 シリアルクロック２より高速のクロック
３によってカウント動作を行い、シリアルクロック２の
パルス幅を測定するカウンタ６を持ち、カウンタ６の動
作の開始、停止と転送ビットカウンタ５の初期値のラッ
チを行い、ラッチデータとカウンタ６のデータを乗算回
路８へ出力する制御回路７を持ち、乗算回路８は制御回
路７のデータをもとに算出した通信時間をコンペアレジ
スタ９へロードし、次段にはそのロード信号で動作を開
始しクロック３でカウントするカウンタ１０を持ち、カ
ウンタ１０の値とコンペアレジスタ９の値を比較し、コ
ンペア一致信号１５とシリアル割り込み信号１３を入力
にエラー検知信号１４を出力とするＡＮＤ回路１２から
構成される。
予測し、実際の通信時間と比較することでノイズを検出
するシリアルインターフェイスを目的とする。 【解決手段】 シリアルクロック２より高速のクロック
３によってカウント動作を行い、シリアルクロック２の
パルス幅を測定するカウンタ６を持ち、カウンタ６の動
作の開始、停止と転送ビットカウンタ５の初期値のラッ
チを行い、ラッチデータとカウンタ６のデータを乗算回
路８へ出力する制御回路７を持ち、乗算回路８は制御回
路７のデータをもとに算出した通信時間をコンペアレジ
スタ９へロードし、次段にはそのロード信号で動作を開
始しクロック３でカウントするカウンタ１０を持ち、カ
ウンタ１０の値とコンペアレジスタ９の値を比較し、コ
ンペア一致信号１５とシリアル割り込み信号１３を入力
にエラー検知信号１４を出力とするＡＮＤ回路１２から
構成される。
Description
【０００１】
【発明の属する技術分野】本発明はノイズ検知及びノイ
ズによる誤動作の防止を目的としたシリアルインターフ
ェイスに関する。
ズによる誤動作の防止を目的としたシリアルインターフ
ェイスに関する。
【０００２】
【従来の技術】少数の信号線によって多数のデータを通
信する方法としてシリアル通信があり、これはシリアル
インターフェイスによって行われる。
信する方法としてシリアル通信があり、これはシリアル
インターフェイスによって行われる。
【０００３】以下に従来のシリアルインターフェイスに
ついて説明する。
ついて説明する。
【０００４】図４に従来の受信側のシリアルインターフ
ェイスの構成を示す。１はシリアル受信データ、２はシ
リアルクロック、４はシフトレジスタ、５は転送ビット
カウンタ、１３はシリアル割り込み信号である。
ェイスの構成を示す。１はシリアル受信データ、２はシ
リアルクロック、４はシフトレジスタ、５は転送ビット
カウンタ、１３はシリアル割り込み信号である。
【０００５】以上のように構成された従来のシリアルイ
ンターフェイスの動作について説明する。シフトレジス
タ４はシリアルクロック２に同期して、シリアル受信デ
ータ１を１ビットずつシフト動作を繰り返し順次格納し
ていく。そして、任意のビット数の受信が終了すると転
送ビットカウンタ５はオーバーフローし、シリアル割り
込み信号１３を発生する。
ンターフェイスの動作について説明する。シフトレジス
タ４はシリアルクロック２に同期して、シリアル受信デ
ータ１を１ビットずつシフト動作を繰り返し順次格納し
ていく。そして、任意のビット数の受信が終了すると転
送ビットカウンタ５はオーバーフローし、シリアル割り
込み信号１３を発生する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のシリアルインターフェイスではシリアルクロック２
に図８のＴ３のようにノイズが発生するとシフトレジス
タ４は不要なシフトを行い異常なデータを受信する可能
性が極めて高くなるという問題点があった。このため、
受信したデータが正常か異常かをソフト処理によって解
析することになり、処理時間及びプログラム容量が拡大
する要因となっていた。
来のシリアルインターフェイスではシリアルクロック２
に図８のＴ３のようにノイズが発生するとシフトレジス
タ４は不要なシフトを行い異常なデータを受信する可能
性が極めて高くなるという問題点があった。このため、
受信したデータが正常か異常かをソフト処理によって解
析することになり、処理時間及びプログラム容量が拡大
する要因となっていた。
【０００７】本発明は上記課題を解決するものでハード
でのエラー検知によって処理時間短縮とノイズによる誤
動作を防止し、安定した通信が可能なシリアルインター
フェイスの提供を目的とする。
でのエラー検知によって処理時間短縮とノイズによる誤
動作を防止し、安定した通信が可能なシリアルインター
フェイスの提供を目的とする。
【０００８】
【課題を解決するための手段】この課題を解決するため
に本発明は、一般的なシリアル通信ではシリアルクロッ
クが同一周期で発振し、転送ビット数も通信フォーマッ
トによって決められているという点に着目し、シリアル
クロックの最初のパルス幅を測定することにより、転送
終了時間を予測し、実際のシリアル通信時間と比較す
る。また、測定したパルス幅から内部でシフトクロック
を生成するよう構成したものである。
に本発明は、一般的なシリアル通信ではシリアルクロッ
クが同一周期で発振し、転送ビット数も通信フォーマッ
トによって決められているという点に着目し、シリアル
クロックの最初のパルス幅を測定することにより、転送
終了時間を予測し、実際のシリアル通信時間と比較す
る。また、測定したパルス幅から内部でシフトクロック
を生成するよう構成したものである。
【０００９】これにより、ノイズによる誤動作の検知と
防止が可能となる。
防止が可能となる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１から図３及び図５から図７を用いて説明する。
て図１から図３及び図５から図７を用いて説明する。
【００１１】（実施の形態１）図１は本発明の実施の形
態１によるシリアルインターフェイスの構成を示すもの
である。１はシリアル受信データ、２はシリアルクロッ
ク、３はカウンタ６及び１０のクロック、４はシリアル
受信データ１をシフトしつつ順次格納するシフトレジス
タ、５はシリアルクロック２をカウントクロックとする
転送ビットカウンタ、７はカウンタ６のカウント動作の
開始、停止と、転送ビットカウンタ５の初期値を格納
し、カウンタ６と転送ビットカウンタ５のデータをロー
ドする制御回路、８は制御回路７からの二つのロードデ
ータをもとにシリアル転送終了時間を算出するための乗
算回路、９は乗算回路８からのデータを格納するコンペ
アレジスタ、１１はコンペアレジスタ９とカウンタ１０
の値の比較回路、１２は一方の入力が反転入力となるＡ
ＮＤ回路、１３は転送ビットカウンタのオーバーフロー
時に発生するシリアル割り込み信号、１４はエラー検知
信号、１５はコンペア一致信号である。
態１によるシリアルインターフェイスの構成を示すもの
である。１はシリアル受信データ、２はシリアルクロッ
ク、３はカウンタ６及び１０のクロック、４はシリアル
受信データ１をシフトしつつ順次格納するシフトレジス
タ、５はシリアルクロック２をカウントクロックとする
転送ビットカウンタ、７はカウンタ６のカウント動作の
開始、停止と、転送ビットカウンタ５の初期値を格納
し、カウンタ６と転送ビットカウンタ５のデータをロー
ドする制御回路、８は制御回路７からの二つのロードデ
ータをもとにシリアル転送終了時間を算出するための乗
算回路、９は乗算回路８からのデータを格納するコンペ
アレジスタ、１１はコンペアレジスタ９とカウンタ１０
の値の比較回路、１２は一方の入力が反転入力となるＡ
ＮＤ回路、１３は転送ビットカウンタのオーバーフロー
時に発生するシリアル割り込み信号、１４はエラー検知
信号、１５はコンペア一致信号である。
【００１２】実施の形態１によるシリアルインターフェ
イスはシリアルクロック２から正常通信を行った場合の
シリアル通信終了時間を求め、これと実際の通信終了時
間とを比較し、ノイズによる通信異常を検出することを
特徴とする。
イスはシリアルクロック２から正常通信を行った場合の
シリアル通信終了時間を求め、これと実際の通信終了時
間とを比較し、ノイズによる通信異常を検出することを
特徴とする。
【００１３】以上のように構成された実施の形態１によ
るシリアルインターフェイスについて、以下に図５を用
いてその動作を説明する。
るシリアルインターフェイスについて、以下に図５を用
いてその動作を説明する。
【００１４】ここでは、例として８ビットのシリアルデ
ータがシリアルクロック２の立下がりエッジに同期して
送られてきたものを立ち上がりエッジで受信するものと
する。シフトレジスタ４はシリアルクロック２の立ち上
がりエッジに同期してシフト動作を行い、転送ビットカ
ウンタ５についても同様に立ち上がりエッジに同期して
ダウンカウントするものとする。
ータがシリアルクロック２の立下がりエッジに同期して
送られてきたものを立ち上がりエッジで受信するものと
する。シフトレジスタ４はシリアルクロック２の立ち上
がりエッジに同期してシフト動作を行い、転送ビットカ
ウンタ５についても同様に立ち上がりエッジに同期して
ダウンカウントするものとする。
【００１５】まず、Ｔ１においてシリアルクロック２の
立ち下がりエッジ発生によってシリアル受信が開始する
とこれを受けた制御回路７はカウンタ６のカウント動作
を許可し、カウンタ６はシリアルクロック２より高速の
クロック３によってカウントアップを行う。さらに制御
回路７は転送ビットカウンタ５の初期値’７’をラッチ
し、乗算回路８に出力する。次にＴ２においてはシリア
ルクロック２の立ち上がりエッジでシフトレジスタ４が
シリアル受信データ１の１ビット目を取り込み、転送ビ
ットカウンタ５が同じく１ビット分のカウント動作を行
う。制御回路７はシリアルクロック２の立ち上がりエッ
ジを受けてカウンタ７の動作を停止させると同時にカウ
ンタ７のデータを乗算回路８にロードする。このロード
されたデータがＴ１からＴ２までの時間Ａに相当するデ
ータとなる。乗算回路８はＴ１時に入力されていた転送
ビットカウンタ５の初期値’７’と時間Ａに相当するデ
ータを乗算し、Ｔ２から理想的な通信終了タイミングＴ
５までの時間Ｂを予測計算する。転送ビット数の設定が
最大８ビットとするとＢは「Ａ＊（転送ビットカウンタ
５の初期値）＊２」で算出できる。Ａをカウントしたカ
ウンタ７の値が’５’であったとするとＢは’７０’と
なる。乗算回路８から’７０’がコンペアレジスタ９に
ロードされるとカウンタ１０がカウンタ６と同じクロッ
ク３でカウント動作を開始し、比較回路１１によってコ
ンペアレジスタ９のデータ’７０’と一致するまでカウ
ントを継続し、一致した時点Ｔ５で比較回路１１からコ
ンペア一致信号１５が発生する。このカウンタ１０が動
作している時間がＢとなり、正常転送した場合の予測時
間となる。
立ち下がりエッジ発生によってシリアル受信が開始する
とこれを受けた制御回路７はカウンタ６のカウント動作
を許可し、カウンタ６はシリアルクロック２より高速の
クロック３によってカウントアップを行う。さらに制御
回路７は転送ビットカウンタ５の初期値’７’をラッチ
し、乗算回路８に出力する。次にＴ２においてはシリア
ルクロック２の立ち上がりエッジでシフトレジスタ４が
シリアル受信データ１の１ビット目を取り込み、転送ビ
ットカウンタ５が同じく１ビット分のカウント動作を行
う。制御回路７はシリアルクロック２の立ち上がりエッ
ジを受けてカウンタ７の動作を停止させると同時にカウ
ンタ７のデータを乗算回路８にロードする。このロード
されたデータがＴ１からＴ２までの時間Ａに相当するデ
ータとなる。乗算回路８はＴ１時に入力されていた転送
ビットカウンタ５の初期値’７’と時間Ａに相当するデ
ータを乗算し、Ｔ２から理想的な通信終了タイミングＴ
５までの時間Ｂを予測計算する。転送ビット数の設定が
最大８ビットとするとＢは「Ａ＊（転送ビットカウンタ
５の初期値）＊２」で算出できる。Ａをカウントしたカ
ウンタ７の値が’５’であったとするとＢは’７０’と
なる。乗算回路８から’７０’がコンペアレジスタ９に
ロードされるとカウンタ１０がカウンタ６と同じクロッ
ク３でカウント動作を開始し、比較回路１１によってコ
ンペアレジスタ９のデータ’７０’と一致するまでカウ
ントを継続し、一致した時点Ｔ５で比較回路１１からコ
ンペア一致信号１５が発生する。このカウンタ１０が動
作している時間がＢとなり、正常転送した場合の予測時
間となる。
【００１６】この間転送ビットカウンタ５はカウント動
作を続け、カウンタ値が’０’の時シリアルクロック２
の立ち上がりエッジによってオーバーフローし、Ｔ５の
タイミングでシリアル割り込み信号１３を発生する。と
ころが、通信中にＴ３のようにノイズが発生した場合に
は、転送ビットカウンタ５は１クロック分誤ってカウン
トしてしまい、その結果シリアル割り込み信号１３はコ
ンペア一致信号１５より１ビット分早くＴ４で発生する
ため、エラー検知信号１４が発生し、エラーが検出され
る。
作を続け、カウンタ値が’０’の時シリアルクロック２
の立ち上がりエッジによってオーバーフローし、Ｔ５の
タイミングでシリアル割り込み信号１３を発生する。と
ころが、通信中にＴ３のようにノイズが発生した場合に
は、転送ビットカウンタ５は１クロック分誤ってカウン
トしてしまい、その結果シリアル割り込み信号１３はコ
ンペア一致信号１５より１ビット分早くＴ４で発生する
ため、エラー検知信号１４が発生し、エラーが検出され
る。
【００１７】（実施の形態２）図２は本発明の実施の形
態２によるシリアルインターフェイスの構成を示すもの
である。
態２によるシリアルインターフェイスの構成を示すもの
である。
【００１８】シリアル受信データ１、シリアルクロック
２、クロック３、シフトレジスタ４、転送ビットカウン
タ５、カウンタ６、コンペアレジスタ９、カウンタ１
０、比較回路１１、シリアル割り込み信号１３、コンペ
ア一致信号１５の構成は実施の形態１と同様である。１
６はカウンタ６のカウント動作の開始、停止、データの
ロードする制御回路、１７はシリアルクロック２をカウ
ントクロックとし、コンペア一致信号１５によってリセ
ットされるカウンタ、１８はコンペア一致信号１５によ
ってカウンタ１７のデータを読み出し、比較する比較回
路、１９はその結果として出力されるエラー検知信号で
ある。
２、クロック３、シフトレジスタ４、転送ビットカウン
タ５、カウンタ６、コンペアレジスタ９、カウンタ１
０、比較回路１１、シリアル割り込み信号１３、コンペ
ア一致信号１５の構成は実施の形態１と同様である。１
６はカウンタ６のカウント動作の開始、停止、データの
ロードする制御回路、１７はシリアルクロック２をカウ
ントクロックとし、コンペア一致信号１５によってリセ
ットされるカウンタ、１８はコンペア一致信号１５によ
ってカウンタ１７のデータを読み出し、比較する比較回
路、１９はその結果として出力されるエラー検知信号で
ある。
【００１９】実施の形態２によるシリアルインターフェ
イスはシリアルクロック２の１周期単位毎に発生する受
信エッジをカウントすることによって、ノイズの有無を
検出することを特徴とする。
イスはシリアルクロック２の１周期単位毎に発生する受
信エッジをカウントすることによって、ノイズの有無を
検出することを特徴とする。
【００２０】以上のように構成された実施の形態２によ
るシリアルインターフェイスについて、以下に図６を用
いてその動作を説明する。
るシリアルインターフェイスについて、以下に図６を用
いてその動作を説明する。
【００２１】実施の形態１と同様の受信を行うものとし
た場合、実施の形態２では、まず、Ｔ１におけるシリア
ルクロック２の立ち下がりエッジからＴ６の次の立ち下
がりエッジまでの期間２Ａを測定する。制御回路１６は
Ｔ１からＴ６までカウンタ６のカウント動作を許可し、
Ｔ６のタイミングでカウンタ６のデータをコンペアレジ
スタ９へロードする。このデータがシリアルクロック２
のクロック周期２Ａとなる。コンペアレジスタ９にデー
タがロードされるとカウンタ１０がカウンタ６と同じク
ロック３でカウント動作を開始し、比較回路１１によっ
てコンペアレジスタ９のデータと一致するまでカウント
を継続し、一致した時点Ｔ８で比較回路１１からコンペ
ア一致信号１５が発生する。このコンペア一致信号１５
の発生周期はシリアルクロック２の周期２Ａと一致す
る。カウンタ１７はカウンタ６がコンペアレジスタ９へ
データをロードしたタイミングＴ６からシリアルクロッ
ク２の立ち上がりクロックに同期してＴ７でカウントア
ップし、Ｔ８でコンペア一致信号１５の立ち上がりエッ
ジによって読み出され、Ｔ９においてコンペア一致信号
１５の立ち下がりエッジによってリセットされる。この
ようにカウンタ１７はＴ６からＴ９までの基本動作をシ
リアル転送終了まで繰り返す。また、Ｔ８で読み出され
たデータは比較回路１８において’１’と比較され、一
致しなければエラー検知信号１９が発生する。
た場合、実施の形態２では、まず、Ｔ１におけるシリア
ルクロック２の立ち下がりエッジからＴ６の次の立ち下
がりエッジまでの期間２Ａを測定する。制御回路１６は
Ｔ１からＴ６までカウンタ６のカウント動作を許可し、
Ｔ６のタイミングでカウンタ６のデータをコンペアレジ
スタ９へロードする。このデータがシリアルクロック２
のクロック周期２Ａとなる。コンペアレジスタ９にデー
タがロードされるとカウンタ１０がカウンタ６と同じク
ロック３でカウント動作を開始し、比較回路１１によっ
てコンペアレジスタ９のデータと一致するまでカウント
を継続し、一致した時点Ｔ８で比較回路１１からコンペ
ア一致信号１５が発生する。このコンペア一致信号１５
の発生周期はシリアルクロック２の周期２Ａと一致す
る。カウンタ１７はカウンタ６がコンペアレジスタ９へ
データをロードしたタイミングＴ６からシリアルクロッ
ク２の立ち上がりクロックに同期してＴ７でカウントア
ップし、Ｔ８でコンペア一致信号１５の立ち上がりエッ
ジによって読み出され、Ｔ９においてコンペア一致信号
１５の立ち下がりエッジによってリセットされる。この
ようにカウンタ１７はＴ６からＴ９までの基本動作をシ
リアル転送終了まで繰り返す。また、Ｔ８で読み出され
たデータは比較回路１８において’１’と比較され、一
致しなければエラー検知信号１９が発生する。
【００２２】以上のような実施の形態２のシリアルイン
ターフェイスにおいて、Ｔ１０のタイミングでノイズが
発生したとすると、カウンタ１７はＴ１０とＴ１１でカ
ウントアップし、Ｔ１２で読み出したデータは’２’と
なる。比較回路１８において’１’と一致しないためエ
ラー検知信号１９が発生し、ノイズが検出されたことと
なる。
ターフェイスにおいて、Ｔ１０のタイミングでノイズが
発生したとすると、カウンタ１７はＴ１０とＴ１１でカ
ウントアップし、Ｔ１２で読み出したデータは’２’と
なる。比較回路１８において’１’と一致しないためエ
ラー検知信号１９が発生し、ノイズが検出されたことと
なる。
【００２３】（実施の形態３）図３は本発明の実施の形
態３によるシリアルインターフェイスの構成を示すもの
である。
態３によるシリアルインターフェイスの構成を示すもの
である。
【００２４】シリアル受信データ１、シリアルクロック
２、クロック３、シフトレジスタ４、転送ビットカウン
タ５、カウンタ６、コンペアレジスタ９、カウンタ１
０、シリアル割り込み信号１３、コンペア一致信号１５
の構成は実施の形態１と同様である。２３はカウンタ６
のカウント動作の開始、停止、データのロードする制御
回路、２０はコンペア一致信号１５のタイミングで信号
出力をするシフトクロック生成回路、２１はシフトクロ
ック２とシフトクロック生成回路２０の出力信号のセレ
クタ、２２はセレクタ２１の出力信号でシフトレジスタ
４及び転送ビットカウンタ５のクロックとなるシフトク
ロックである。
２、クロック３、シフトレジスタ４、転送ビットカウン
タ５、カウンタ６、コンペアレジスタ９、カウンタ１
０、シリアル割り込み信号１３、コンペア一致信号１５
の構成は実施の形態１と同様である。２３はカウンタ６
のカウント動作の開始、停止、データのロードする制御
回路、２０はコンペア一致信号１５のタイミングで信号
出力をするシフトクロック生成回路、２１はシフトクロ
ック２とシフトクロック生成回路２０の出力信号のセレ
クタ、２２はセレクタ２１の出力信号でシフトレジスタ
４及び転送ビットカウンタ５のクロックとなるシフトク
ロックである。
【００２５】実施の形態３によるシリアルインターフェ
イスはシリアルクロック２のパルス幅Ａを測定すること
により、シリアルインターフェイス内部でノイズが発生
しなかった時の正常なシリアルクロック２と同一周期の
クロック信号を生成することにより、シリアルクロック
２にノイズが発生してもその影響を受けないことを特徴
とする。
イスはシリアルクロック２のパルス幅Ａを測定すること
により、シリアルインターフェイス内部でノイズが発生
しなかった時の正常なシリアルクロック２と同一周期の
クロック信号を生成することにより、シリアルクロック
２にノイズが発生してもその影響を受けないことを特徴
とする。
【００２６】以上のように構成された実施の形態３によ
るシリアルインターフェイスについて、以下に図７を用
いてその動作を説明する。
るシリアルインターフェイスについて、以下に図７を用
いてその動作を説明する。
【００２７】まず、Ｔ１のタイミングでシリアル通信が
開始するが、シリアルクロック２の周期Ａの測定は実施
の形態１と同様にカウンタ６によって行われる。制御回
路２３はカウンタ６の動作制御、測定データのロードの
機能に関して実施の形態１の制御回路７と同様である。
コンペアレジスタ９及びカウンタ１０、比較回路１１に
ついても同様であるが、コンペアレジスタ９に格納され
るデータがパルス幅Ａを測定したデータがそのままロー
ドされるためコンペア一致信号１５はＴ１３から時間Ａ
毎に発生する。セレクタ２１は制御回路２３によってＴ
２までの間シリアルクロック２を選択する。また、シフ
トクロック生成回路２０も制御回路２３によって制御さ
れＴ２までの間シリアル通信開始前、つまりＴ１以前の
シリアルクロック２の端子レベルと同電位である’H’
を保持する。Ｔ２では制御回路２３はカウンタ６の制御
と同時にシフトクロック生成回路２０の動作許可とセレ
クタ２１の信号選択をシフトクロック生成回路２０の出
力に切り換える。よってシフトクロック２２はＴ２以前
はシリアルクロック２が伝送され、Ｔ２以降はシフトク
ロック生成回路２０の出力信号が伝送される。Ｔ１３で
はシフトクロック生成回路２０はコンペア一致信号１５
の立ち上がりエッジによってデータを反転して出力し、
以降コンペア一致信号１５に同期してデータを反転しな
がら転送終了まで出力し続ける。このＴ２以降のシフト
クロック２２は、ノイズの乗らない正常な通信時のシリ
アルクロック２と同一波形となる。
開始するが、シリアルクロック２の周期Ａの測定は実施
の形態１と同様にカウンタ６によって行われる。制御回
路２３はカウンタ６の動作制御、測定データのロードの
機能に関して実施の形態１の制御回路７と同様である。
コンペアレジスタ９及びカウンタ１０、比較回路１１に
ついても同様であるが、コンペアレジスタ９に格納され
るデータがパルス幅Ａを測定したデータがそのままロー
ドされるためコンペア一致信号１５はＴ１３から時間Ａ
毎に発生する。セレクタ２１は制御回路２３によってＴ
２までの間シリアルクロック２を選択する。また、シフ
トクロック生成回路２０も制御回路２３によって制御さ
れＴ２までの間シリアル通信開始前、つまりＴ１以前の
シリアルクロック２の端子レベルと同電位である’H’
を保持する。Ｔ２では制御回路２３はカウンタ６の制御
と同時にシフトクロック生成回路２０の動作許可とセレ
クタ２１の信号選択をシフトクロック生成回路２０の出
力に切り換える。よってシフトクロック２２はＴ２以前
はシリアルクロック２が伝送され、Ｔ２以降はシフトク
ロック生成回路２０の出力信号が伝送される。Ｔ１３で
はシフトクロック生成回路２０はコンペア一致信号１５
の立ち上がりエッジによってデータを反転して出力し、
以降コンペア一致信号１５に同期してデータを反転しな
がら転送終了まで出力し続ける。このＴ２以降のシフト
クロック２２は、ノイズの乗らない正常な通信時のシリ
アルクロック２と同一波形となる。
【００２８】以上のような実施の形態３のシリアルイン
ターフェイスにおいては、Ｔ１４のようにノイズが発生
したとしても、内部のシフトクロック２２には伝搬せ
ず、正常な通信の実現が可能となる。
ターフェイスにおいては、Ｔ１４のようにノイズが発生
したとしても、内部のシフトクロック２２には伝搬せ
ず、正常な通信の実現が可能となる。
【００２９】
【発明の効果】以上のように本発明によればシリアル転
送クロックのパルス幅を測定することにより、ノイズに
よる通信エラーの早期検出とノイズの影響を受けないシ
リアルインターフェイスが実現でき、通信の安定性確保
とソフトの負担軽減の効果が得られる。
送クロックのパルス幅を測定することにより、ノイズに
よる通信エラーの早期検出とノイズの影響を受けないシ
リアルインターフェイスが実現でき、通信の安定性確保
とソフトの負担軽減の効果が得られる。
【図１】本発明の実施の形態１におけるシリアルインタ
ーフェイスの構成図
ーフェイスの構成図
【図２】本発明の実施の形態２におけるシリアルインタ
ーフェイスの構成図
ーフェイスの構成図
【図３】本発明の実施の形態３におけるシリアルインタ
ーフェイスの構成図
ーフェイスの構成図
【図４】従来のシリアルインターフェイスの構成図
【図５】本発明の実施の形態１におけるシリアルインタ
ーフェイスの動作説明図
ーフェイスの動作説明図
【図６】本発明の実施の形態２におけるシリアルインタ
ーフェイスの動作説明図
ーフェイスの動作説明図
【図７】本発明の実施の形態３におけるシリアルインタ
ーフェイスの動作説明図
ーフェイスの動作説明図
【図８】従来のシリアルインターフェイスの動作説明図
１ シリアル受信データ ２ シリアルクロック ３ クロック ４ シフトレジスタ ５ 転送ビットカウンタ ６ カウンタ ７ 制御回路 ８ 乗算回路 ９ コンペアレジスタ １０ カウンタ １１ 比較回路 １２ ＡＮＤ回路 １３ シリアル割り込み信号 １４ エラー検知信号 １５ コンペア一致信号 １６ 制御回路 １７ カウンタ １８ 比較回路 １９ エラー検知信号 ２０ シフトクロック生成回路 ２１ セレクタ ２２ シフトクロック ２３ 制御回路
Claims (3)
- 【請求項１】 シリアルクロックによって外部から入力
されるシリアル受信データを取り込むためのシフトレジ
スタと前記シリアルクロックによって転送ビット数をカ
ウントし、オーバーフロー時には転送の終了を示すシリ
アル割り込み信号を発生する転送ビットカウンタを備
え、前記シリアルクロックより高速のクロックによって
カウント動作を行い、前記シリアルクロックの立ち下が
りエッジから立ち上がりエッジまであるいは立ち上がり
エッジから立ち下がりエッジまでのパルス幅を測定する
第一のカウンタを持ち、前記シリアルクロックに同期し
て前記第一のカウンタの動作の開始、停止と前記転送ビ
ットカウンタの初期値のラッチを行い、次段の乗算回路
へは前記第一のカウンタのデータと前記転送ビットカウ
ンタのラッチデータをロードする制御回路を持ち、前記
乗算回路においては前記制御回路からロードされたデー
タをもとにシリアル転送終了までの予測時間を算出し、
カウンタ値としてコンペアレジスタへロードし、次段に
はそのロード信号の発生によって動作を開始し前記クロ
ックによってカウント動作する第二のカウンタを持ち、
前記第二カウンタの値と前記コンペアレジスタの値は第
一の比較回路の入力信号となり、前記比較回路からはコ
ンペア一致信号を出力し、ＡＮＤ回路の一方の入力信号
となり、もう一方の入力信号が前記シリアル割り込み信
号となり、前記ＡＮＤ回路の出力がエラー検知信号で構
成されるシリアルインターフェイス。 - 【請求項２】 請求項１と同様のシフトレジスタ、シリ
アルクロック、転送ビットカウンタ、シリアル割り込み
信号、第一カウンタ、クロック、コンペアレジスタ、第
二カウンタ、第一比較回路を備え、第一のカウンタは前
記シリアルクロックの１クロック分のパルス幅を測定
し、前記第一のカウンタの動作開始、停止と次段の前記
コンペアレジスタへ前記第一のカウンタのデータをロー
ドする第二の制御回路を持ち、前記シリアルクロックで
カウントアップし、前記第二のカウンタのコンペア一致
信号によってリセットされる第三のカウンタと前記コン
ペア一致信号によって前記第三のカウンタを読み出し比
較し、比較結果によってエラー検知信号を発生する比較
回路から構成されるシリアルインターフェイス。 - 【請求項３】 請求項１と同様のシフトレジスタ、シリ
アルクロック、転送ビットカウンタ、シリアル割り込み
信号、第一カウンタ、クロック、コンペアレジスタ、第
二カウンタ、第一比較回路を備え、前記シリアルクロッ
クに同期して前記第一のカウンタの動作の開始、停止を
行い、次段の前記コンペアレジスタへは前記第一のカウ
ンタのデータをロードする第三の制御回路を持ち、請求
項１及び請求項２と同様の前記第二のカウンタと前記コ
ンペアレジスタと前記第一の比較回路からは、コンペア
一致信号を発生し、前記コンペア一致信号をもとにシフ
トクロック生成回路から出力された信号と前記シリアル
クロックはセレクタに入力し、前記第三の制御回路から
のコントロール信号によっていずれか一方が選択されシ
フトクロックとして伝送され、前記シフトクロックは前
記シフトレジスタ及び前記転送ビットカウンタのクロッ
クとして入力される構造を持ったシリアルインターフェ
イス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11156164A JP2000347950A (ja) | 1999-06-03 | 1999-06-03 | シリアルインターフェイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11156164A JP2000347950A (ja) | 1999-06-03 | 1999-06-03 | シリアルインターフェイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000347950A true JP2000347950A (ja) | 2000-12-15 |
Family
ID=15621760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11156164A Pending JP2000347950A (ja) | 1999-06-03 | 1999-06-03 | シリアルインターフェイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000347950A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008197752A (ja) * | 2007-02-08 | 2008-08-28 | Sharp Corp | データ通信誤動作防止装置、電子機器、データ通信誤動作防止装置の制御方法、データ通信誤動作防止装置の制御プログラム、及び当該プログラムを記録した記録媒体 |
-
1999
- 1999-06-03 JP JP11156164A patent/JP2000347950A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008197752A (ja) * | 2007-02-08 | 2008-08-28 | Sharp Corp | データ通信誤動作防止装置、電子機器、データ通信誤動作防止装置の制御方法、データ通信誤動作防止装置の制御プログラム、及び当該プログラムを記録した記録媒体 |
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