JP2001273199A - シリアルインターフェイス - Google Patents
シリアルインターフェイスInfo
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- JP2001273199A JP2001273199A JP2000084325A JP2000084325A JP2001273199A JP 2001273199 A JP2001273199 A JP 2001273199A JP 2000084325 A JP2000084325 A JP 2000084325A JP 2000084325 A JP2000084325 A JP 2000084325A JP 2001273199 A JP2001273199 A JP 2001273199A
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- signal
- serial clock
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Abstract
(57)【要約】
【課題】 シリアルクロックのパルス幅からエッジが発
生しない期間を算出し、この期間内に発生したエッジを
ノイズとして検出するシリアルインターフェイスを提供
する。 【解決手段】 高速のクロック３によってカウント動作
を行い、シリアルクロック２のパルス幅を測定するカウ
ンタ６を持ち、次段には制御回路７からのロード信号で
動作を開始しクロック３でカウントするカウンタ９を持
ち、カウンタ９の値とコンペアレジスタ８の値を比較
し、コンペア一致信号１２を出力する比較回路１０を備
え、コンペア一致信号１２はエッジ検出回路１３のリセ
ット信号となり、エッジ検出回路１３はシリアルクロッ
ク２のエッジによってセットされ、その出力がエラー検
知信号１４として構成されるシリアルインターフェイ
ス。
生しない期間を算出し、この期間内に発生したエッジを
ノイズとして検出するシリアルインターフェイスを提供
する。 【解決手段】 高速のクロック３によってカウント動作
を行い、シリアルクロック２のパルス幅を測定するカウ
ンタ６を持ち、次段には制御回路７からのロード信号で
動作を開始しクロック３でカウントするカウンタ９を持
ち、カウンタ９の値とコンペアレジスタ８の値を比較
し、コンペア一致信号１２を出力する比較回路１０を備
え、コンペア一致信号１２はエッジ検出回路１３のリセ
ット信号となり、エッジ検出回路１３はシリアルクロッ
ク２のエッジによってセットされ、その出力がエラー検
知信号１４として構成されるシリアルインターフェイ
ス。
Description
【０００１】
【発明の属する技術分野】本発明はノイズ検知及びノイ
ズによる誤動作の防止を目的としたシリアルインターフ
ェイスに関する。
ズによる誤動作の防止を目的としたシリアルインターフ
ェイスに関する。
【０００２】
【従来の技術】少数の信号線によって多数のデータを通
信する方法としてシリアル通信があり、これはシリアル
インターフェイスによって行われる。
信する方法としてシリアル通信があり、これはシリアル
インターフェイスによって行われる。
【０００３】以下に従来のシリアルインターフェイスに
ついて説明する。
ついて説明する。
【０００４】図４に従来の受信側のシリアルインターフ
ェイスの構成を示す。１はシリアル受信データ、２はシ
リアルクロック、４はシフトレジスタ、５は転送ビット
カウンタ、１１はシリアル割り込み信号である。
ェイスの構成を示す。１はシリアル受信データ、２はシ
リアルクロック、４はシフトレジスタ、５は転送ビット
カウンタ、１１はシリアル割り込み信号である。
【０００５】以上のように構成された従来のシリアルイ
ンターフェイスの動作について説明する。
ンターフェイスの動作について説明する。
【０００６】シフトレジスタ４はシリアルクロック２に
同期して、シリアル受信データ１を１ビットずつシフト
動作を繰り返し順次格納していく。そして、任意のビッ
ト数の受信が終了すると転送ビットカウンタ５はオーバ
ーフローし、シリアル割り込み信号１１を発生する。
同期して、シリアル受信データ１を１ビットずつシフト
動作を繰り返し順次格納していく。そして、任意のビッ
ト数の受信が終了すると転送ビットカウンタ５はオーバ
ーフローし、シリアル割り込み信号１１を発生する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のシリアルインターフェイスではシリアルクロック２
に図７のＴ４ようにノイズが発生するとシフトレジスタ
４は不要なシフトを行い異常なデータを受信する可能性
が極めて高くなるという問題点があった。このため、受
信したデータが正常か異常かをソフト処理によって解析
することになり、処理時間及びプログラム容量が拡大す
る要因となっていた。
来のシリアルインターフェイスではシリアルクロック２
に図７のＴ４ようにノイズが発生するとシフトレジスタ
４は不要なシフトを行い異常なデータを受信する可能性
が極めて高くなるという問題点があった。このため、受
信したデータが正常か異常かをソフト処理によって解析
することになり、処理時間及びプログラム容量が拡大す
る要因となっていた。
【０００８】本発明は上記課題を解決するものでハード
でのエラー検知によって処理時間短縮とノイズによる誤
動作を防止し、安定した通信が可能なシリアルインター
フェイスの提供を目的とする。
でのエラー検知によって処理時間短縮とノイズによる誤
動作を防止し、安定した通信が可能なシリアルインター
フェイスの提供を目的とする。
【０００９】
【課題を解決するための手段】この課題を解決するため
に本発明は、一般的なシリアル通信ではシリアルクロッ
クが同一周期で発振するという点に着目し、シリアルク
ロックの最初のパルス幅を測定することにより、正常な
通信においてはクロックエッジの発生しない期間を予測
し、その期間中に発生したエッジを不要エッジとして検
出できるよう構成したものである。
に本発明は、一般的なシリアル通信ではシリアルクロッ
クが同一周期で発振するという点に着目し、シリアルク
ロックの最初のパルス幅を測定することにより、正常な
通信においてはクロックエッジの発生しない期間を予測
し、その期間中に発生したエッジを不要エッジとして検
出できるよう構成したものである。
【００１０】これにより、ノイズによる誤動作の検知と
防止が可能となる。
防止が可能となる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１から図３及び図５、図６を用いて説明する。
て図１から図３及び図５、図６を用いて説明する。
【００１２】（実施の形態１）図１は本発明の実施の形
態１によるシリアルインターフェイスの構成を示すもの
である。１はシリアル受信データ、２はシリアルクロッ
ク、３はカウンタ６及びカウンタ９のクロック、４はシ
リアル受信データ１をシフトしつつ順次格納するシフト
レジスタ、５はシリアルクロック２をカウントクロック
とする転送ビットカウンタ、７はカウンタ６のカウント
動作の開始、停止と、データをロードする制御回路、８
はカウンタ６からのデータを格納するコンペアレジス
タ、１０はコンペアレジスタ８とカウンタ９の値の比較
回路、１１は転送ビットカウンタのオーバーフロー時に
発生するシリアル割り込み信号、１２は比較回路１０か
ら出力されるコンペア一致信号、１３はシリアルクロッ
ク２によってセットされ、コンペア一致信号１２によっ
てリセットされるエッジ検出回路、１４はエラー検知信
号である。
態１によるシリアルインターフェイスの構成を示すもの
である。１はシリアル受信データ、２はシリアルクロッ
ク、３はカウンタ６及びカウンタ９のクロック、４はシ
リアル受信データ１をシフトしつつ順次格納するシフト
レジスタ、５はシリアルクロック２をカウントクロック
とする転送ビットカウンタ、７はカウンタ６のカウント
動作の開始、停止と、データをロードする制御回路、８
はカウンタ６からのデータを格納するコンペアレジス
タ、１０はコンペアレジスタ８とカウンタ９の値の比較
回路、１１は転送ビットカウンタのオーバーフロー時に
発生するシリアル割り込み信号、１２は比較回路１０か
ら出力されるコンペア一致信号、１３はシリアルクロッ
ク２によってセットされ、コンペア一致信号１２によっ
てリセットされるエッジ検出回路、１４はエラー検知信
号である。
【００１３】実施の形態１によるシリアルインターフェ
イスはシリアルクロック２から正常通信が行われた場合
にはエッジが発生しない期間を算出することによって、
この期間中にシリアルクロック上に発生する不要エッジ
を検出することによってノイズによる通信異常を認識す
ることを特徴とする。
イスはシリアルクロック２から正常通信が行われた場合
にはエッジが発生しない期間を算出することによって、
この期間中にシリアルクロック上に発生する不要エッジ
を検出することによってノイズによる通信異常を認識す
ることを特徴とする。
【００１４】以上のように構成された実施の形態１によ
るシリアルインターフェイスについて、以下に図５を用
いてその動作を説明する。
るシリアルインターフェイスについて、以下に図５を用
いてその動作を説明する。
【００１５】ここでは、例として８ビットのシリアルデ
ータがシリアルクロック２の立ち下がりエッジに同期し
て送られてきたものを立ち上がりエッジで受信するもの
とする。シフトレジスタ４はシリアルクロック２の立ち
上がりエッジに同期してシフト動作を行い、転送ビット
カウンタ５についても同様に立ち上がりエッジに同期し
てダウンカウントするものとする。
ータがシリアルクロック２の立ち下がりエッジに同期し
て送られてきたものを立ち上がりエッジで受信するもの
とする。シフトレジスタ４はシリアルクロック２の立ち
上がりエッジに同期してシフト動作を行い、転送ビット
カウンタ５についても同様に立ち上がりエッジに同期し
てダウンカウントするものとする。
【００１６】まず、Ｔ１においてシリアルクロック２の
立ち下がりエッジ発生によってシリアル受信が開始する
とこれを受けた制御回路７はカウンタ６のカウント動作
を許可し、カウンタ６はシリアルクロック２より高速の
クロック３によってカウントアップを行う。次にＴ２に
おいてはシリアルクロック２の立ち上がりエッジでシフ
トレジスタ４がシリアル受信データ１の１ビット目を取
り込み、転送ビットカウンタ５が同じく１ビット分のカ
ウント動作を行う。制御回路７はシリアルクロック２の
立ち上がりエッジを受けてカウンタ６の動作を停止させ
ると同時にカウンタ６のデータを減算処理しコンペアレ
ジスタ８にロードする。この時のカウンタ６のデータが
Ｔ１からＴ２までの時間Ａに相当するデータとなり、ロ
ードされたデータが正常通信中のクロックエッジが発生
しない時間に相当する。
立ち下がりエッジ発生によってシリアル受信が開始する
とこれを受けた制御回路７はカウンタ６のカウント動作
を許可し、カウンタ６はシリアルクロック２より高速の
クロック３によってカウントアップを行う。次にＴ２に
おいてはシリアルクロック２の立ち上がりエッジでシフ
トレジスタ４がシリアル受信データ１の１ビット目を取
り込み、転送ビットカウンタ５が同じく１ビット分のカ
ウント動作を行う。制御回路７はシリアルクロック２の
立ち上がりエッジを受けてカウンタ６の動作を停止させ
ると同時にカウンタ６のデータを減算処理しコンペアレ
ジスタ８にロードする。この時のカウンタ６のデータが
Ｔ１からＴ２までの時間Ａに相当するデータとなり、ロ
ードされたデータが正常通信中のクロックエッジが発生
しない時間に相当する。
【００１７】コンペアレジスタ８にデータがロードされ
るとカウンタ９がカウンタ６と同じクロック３でカウン
ト動作を開始し、コンペアレジスタ８とカウンタ９のデ
ータが比較回路１０によって一致したと判断されるとコ
ンペア一致信号１２を発生する。コンペア一致信号１２
がセットされるタイミングはＴ３より制御回路７で実行
された減算分だけ早く発生し、Ｔ３のシリアルクロック
の立ち下がりエッジ以降クロック３によってリセットさ
れる。
るとカウンタ９がカウンタ６と同じクロック３でカウン
ト動作を開始し、コンペアレジスタ８とカウンタ９のデ
ータが比較回路１０によって一致したと判断されるとコ
ンペア一致信号１２を発生する。コンペア一致信号１２
がセットされるタイミングはＴ３より制御回路７で実行
された減算分だけ早く発生し、Ｔ３のシリアルクロック
の立ち下がりエッジ以降クロック３によってリセットさ
れる。
【００１８】エッジ検出回路１３はシリアルクロック２
の両エッジでセットされ、コンペア一致信号１２の’
H’区間でリセットされ、出力信号はエラー検知信号１
４となる。
の両エッジでセットされ、コンペア一致信号１２の’
H’区間でリセットされ、出力信号はエラー検知信号１
４となる。
【００１９】Ｔ４のようにノイズが発生した場合にはコ
ンペア一致信号１２が’L’区間であるためエッジ検出
回路１３がセットされエラー検知信号１４の発生によっ
て通信エラーが検出される。
ンペア一致信号１２が’L’区間であるためエッジ検出
回路１３がセットされエラー検知信号１４の発生によっ
て通信エラーが検出される。
【００２０】（実施の形態２）図２は本発明の実施の形
態２によるシリアルインターフェイスの構成を示すもの
である。
態２によるシリアルインターフェイスの構成を示すもの
である。
【００２１】シリアル受信データ１、シリアルクロック
２、クロック３、シフトレジスタ４、転送ビットカウン
タ５、カウンタ６、制御回路７、コンペアレジスタ８、
カウンタ９、比較回路１０、シリアル割り込み信号１
１、コンペア一致信号１２の構成は実施の形態１と同様
である。１５はコンペア一致信号１２とシリアルクロッ
ク２を入力信号とし、内部シリアルクロック１６を出力
信号とする制御回路であり、この内部シリアルクロック
１６はシフトレジスタ４及び転送ビットカウンタ５のク
ロックとなる。
２、クロック３、シフトレジスタ４、転送ビットカウン
タ５、カウンタ６、制御回路７、コンペアレジスタ８、
カウンタ９、比較回路１０、シリアル割り込み信号１
１、コンペア一致信号１２の構成は実施の形態１と同様
である。１５はコンペア一致信号１２とシリアルクロッ
ク２を入力信号とし、内部シリアルクロック１６を出力
信号とする制御回路であり、この内部シリアルクロック
１６はシフトレジスタ４及び転送ビットカウンタ５のク
ロックとなる。
【００２２】実施の形態２によるシリアルインターフェ
イスはシリアルクロック２から正常通信が行われた場合
にはエッジが発生しない期間を算出することによって、
この期間中にシリアルクロック上に発生する不要エッジ
を内部への伝達を遮断することによってノイズによる通
信異常を防止することを特徴とする。
イスはシリアルクロック２から正常通信が行われた場合
にはエッジが発生しない期間を算出することによって、
この期間中にシリアルクロック上に発生する不要エッジ
を内部への伝達を遮断することによってノイズによる通
信異常を防止することを特徴とする。
【００２３】以上のように構成された実施の形態２によ
るシリアルインターフェイスについて、以下に図６を用
いてその動作を説明する。
るシリアルインターフェイスについて、以下に図６を用
いてその動作を説明する。
【００２４】実施の形態１と同様の受信を行うものとし
た場合、実施の形態２はコンペア一致信号１２の生成ま
では全く同様である。制御回路１５は図３のように構成
され、コンペア一致信号１２の’H’区間ではシリアル
クロック２を内部シリアルクロック１６に伝達すると同
時にその信号レベルをセレクタ前段のラッチ回路に保持
する。’L’区間では’H’期間において保持していたラ
ッチデータを内部シリアルクロックに伝達する。
た場合、実施の形態２はコンペア一致信号１２の生成ま
では全く同様である。制御回路１５は図３のように構成
され、コンペア一致信号１２の’H’区間ではシリアル
クロック２を内部シリアルクロック１６に伝達すると同
時にその信号レベルをセレクタ前段のラッチ回路に保持
する。’L’区間では’H’期間において保持していたラ
ッチデータを内部シリアルクロックに伝達する。
【００２５】以上のような実施の形態２のシリアルイン
ターフェイスにおいてはＴ３のタイミングではコンペア
一致信号１２が’H’のためシリアルクロック２のエッ
ジが内部シリアルクロック１６となりシフトレジスタ
４、転送ビットカウンタ５へ入力されるがＴ４でノイズ
が発生したとしてもコンペア一致信号１２が’L’であ
るため内部シリアルクロックには’H’期間でラッチし
ていたデータが出力されノイズは伝達されず、正常な通
信が可能となる。
ターフェイスにおいてはＴ３のタイミングではコンペア
一致信号１２が’H’のためシリアルクロック２のエッ
ジが内部シリアルクロック１６となりシフトレジスタ
４、転送ビットカウンタ５へ入力されるがＴ４でノイズ
が発生したとしてもコンペア一致信号１２が’L’であ
るため内部シリアルクロックには’H’期間でラッチし
ていたデータが出力されノイズは伝達されず、正常な通
信が可能となる。
【００２６】
【発明の効果】以上のように本発明によればシリアル転
送クロックのパルス幅を測定することにより、ノイズに
よる通信エラーの早期検出とノイズの影響を受けないシ
リアルインターフェイスが実現でき、通信の安定性確保
とソフトの負担軽減の効果が得られる。
送クロックのパルス幅を測定することにより、ノイズに
よる通信エラーの早期検出とノイズの影響を受けないシ
リアルインターフェイスが実現でき、通信の安定性確保
とソフトの負担軽減の効果が得られる。
【図１】本発明の実施の形態１におけるシリアルインタ
ーフェイスの構成図
ーフェイスの構成図
【図２】本発明の実施の形態２におけるシリアルインタ
ーフェイスの構成図
ーフェイスの構成図
【図３】本発明の実施の形態２における制御回路１５の
構成図
構成図
【図４】従来のシリアルインターフェイスの構成図
【図５】本発明の実施の形態１におけるシリアルインタ
ーフェイスの動作説明図
ーフェイスの動作説明図
【図６】本発明の実施の形態２におけるシリアルインタ
ーフェイスの動作説明図
ーフェイスの動作説明図
【図７】従来のシリアルインターフェイスの動作説明図
１ シリアル受信データ ２ シリアルクロック ３ クロック ４ シフトレジスタ ５ 転送ビットカウンタ ６ カウンタ ７ 制御回路 ８ コンペアレジスタ ９ カウンタ １０ 比較回路 １１ シリアル割り込み信号 １２ コンペア一致信号 １３ エッジ検出回路 １４ エラー検知信号 １５ 制御回路 １６ 内部シリアルクロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/38 ３５０ Ｇ０６Ｆ 13/38 ３５０ Ｈ０４Ｌ 25/02 Ｈ０４Ｌ 25/02 Ｒ
Claims (2)
- 【請求項１】 シリアルクロックによって外部から入力
されるシリアル受信データを取り込むためのシフトレジ
スタと前記シリアルクロックによって転送ビット数をカ
ウントし、オーバーフロー時には転送の終了を示すシリ
アル割り込み信号を発生する転送ビットカウンタを備
え、前記シリアルクロックより高速のクロックによって
カウント動作を行い、前記シリアルクロックの立ち下が
りエッジから立ち上がりエッジまであるいは立ち上がり
エッジから立ち下がりエッジまでのパルス幅を測定する
第一のカウンタを持ち、前記シリアルクロックに同期し
て前記第一のカウンタの動作の開始、停止と前記第一の
カウンタのデータをコンペアレジスタへロードする制御
回路を持ち、前記コンペアレジスタの次段には前記制御
回路からのロード信号の発生によって動作を開始し前記
クロックによってカウント動作する第二のカウンタを持
ち、前記第二カウンタの値と前記コンペアレジスタの値
は比較回路の入力信号となり、前記比較回路からはコン
ペア一致信号を出力し、エッジ検出回路のリセット信号
となり、前記エッジ検出回路は前記シリアルクロックの
立ち上がり及び立ち下がりエッジのいずれによってもセ
ットされ、その出力がエラー検知信号として構成される
シリアルインターフェイス。 - 【請求項２】 請求項１と同様のシフトレジスタ、シリ
アルクロック、転送ビットカウンタ、シリアル割り込み
信号、第一カウンタ、クロック、制御回路、コンペアレ
ジスタ、第二カウンタ、第一比較回路、コンペア一致信
号を備え、前記コンペア一致信号と前記シリアルクロッ
クは第二の制御回路の入力信号となり、前記第二制御回
路は前記コンペア一致信号のレベルによってラッチ回路
の出力信号と前記シリアルクロックを内部シリアルクロ
ックへ選択出力が可能であり、前記ラッチ回路は前記コ
ンペア一致信号によって前記内部シリアルクロック信号
を保持することができ、内部シリアルクロックは前記シ
フトレジスタ及び前記転送ビットカウンタのクロックと
なるよう構成されるシリアルインターフェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084325A JP2001273199A (ja) | 2000-03-24 | 2000-03-24 | シリアルインターフェイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084325A JP2001273199A (ja) | 2000-03-24 | 2000-03-24 | シリアルインターフェイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001273199A true JP2001273199A (ja) | 2001-10-05 |
Family
ID=18600816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000084325A Pending JP2001273199A (ja) | 2000-03-24 | 2000-03-24 | シリアルインターフェイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001273199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101040270B1 (ko) * | 2010-12-16 | 2011-06-09 | 엘아이지넥스원 주식회사 | Ｒｓ－４２２ 직렬 통신에서 데이터의 수신 오류를 방지하기 위한 장치 및 그 방법 |
| JP7004389B2 (ja) | 2019-01-18 | 2022-01-21 | Ｎｅｃプラットフォームズ株式会社 | ノイズ検知装置、ノイズ検知方法及びノイズ検知プログラム |
-
2000
- 2000-03-24 JP JP2000084325A patent/JP2001273199A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101040270B1 (ko) * | 2010-12-16 | 2011-06-09 | 엘아이지넥스원 주식회사 | Ｒｓ－４２２ 직렬 통신에서 데이터의 수신 오류를 방지하기 위한 장치 및 그 방법 |
| JP7004389B2 (ja) | 2019-01-18 | 2022-01-21 | Ｎｅｃプラットフォームズ株式会社 | ノイズ検知装置、ノイズ検知方法及びノイズ検知プログラム |
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