JP2001094612A - 蓄積データ量監視回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＩＦＯのライトクロックとリードクロック
が同速度・非同期である場合に、ＦＩＦＯの蓄積データ
量の監視が正確に行われない場合がある。 【解決手段】 ライトカウンタ１はライトクロック７に
同期してＦＩＦＯのライトアドレス１０を、リードカウ
ンタ２はリードクロック９に同期してＦＩＦＯのリード
アドレス１４をそれぞれグレイコードで生成する。スリ
ップ判定回路３はライトアドレス，リードクロックおよ
び訂正ライトアドレス１３を入力し、ライトアドレスを
リードクロックでリタイミングした信号がスリップした
か判定する。スリップ訂正回路４はスリップ判定回路の
出力とリードクロックを入力し、スリップ判定回路が出
力するスリップ判定信号１２により、スリップ時には訂
正ライトアドレスを出力する。蓄積データ量判定回路５
は訂正ライトアドレスとリードアドレスを入力し、蓄積
データ量が所定値になると検出信号１５を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、蓄積データ量監視
回路に関し、特に入力されるバーストデータを先入れ先
出しメモリ（以下「ＦＩＦＯ」と記す）に書き込み、装
置内のクロックに乗せ替えて順次読み出す際のＦＩＦＯ
の蓄積データ量を監視する回路に関する。

【０００２】

【従来の技術】この種の蓄積データ量監視回路として
は、非同期伝送モード（ATM:Asynchronous Transfer Mo
de）を用いたセル組立／分解（CLAD:Cell Assembly/Dis
assembly）装置の一種であるVSOP（Very long interfer
omety Space Observatory Programme）通信装置のFA（F
rame Aligner）盤に実装されるCONT PLD(CONTROL Progr
ammable Logic Device)が知られている。FA盤は、その
パッケージに入力されるバーストデータを受け取り、先
入れ先出しメモリ（以下、ＦＩＦＯと記す。）へバッフ
ァリングした後、装置内のクロックに乗せ換えて連続的
なデータにして読み出し、フレーム同期をとった後にCB
R（Constant Bit Rate）信号として次段のパッケージへ
送出する。

【０００３】CONT PLDのように、ライトクロックとリー
ドクロックの速度が異なるＦＩＦＯを用いてデータの乗
せ換えを行なう場合、円滑な動作を継続するには、ＦＩ
ＦＯにおける蓄積データ量が所定の値以上になるオーバ
ーフロー（以下、ＯＶと記す。）および所定の値以下に
なるアンダーフロー（以下、ＵＤと記す。）を回避する
ための蓄積データ量監視回路が必要とされる。この蓄積
データ量監視回路は、ＦＩＦＯにデータを書き込むとき
に書込みデータ量から書込み後のライトアドレスを生成
し、またＦＩＦＯからデータ読み出すときには読出しデ
ータ量から読出し後のリードアドレスを生成し、両アド
レスを演算（減算）して、その演算結果を判定基準ポイ
ントと比較することによって得られる検出信号（メモリ
FULL-EMPTY状態通知）を発出する。

【０００４】ところで、ライトアドレスとリードアドレ
スとは異なる速度のクロックから生成され相互関係が非
同期であるため、各々のレベル遷移点では演算した結果
に誤りが存在し得る。したがって、誤っている演算結果
と判定基準ポイントとを比較して得られた検出信号は誤
信号になっている場合がある。この場合には、誤信号を
受けると装置における制御機能が正常な動作を行なわな
い可能性が生じ、装置の不具合の原因となることがあ
る。

【０００５】このような不具合を回避した従来技術例が
特開平１０−２２９３９９号公報に記載されている。こ
の公報記載の蓄積データ量監視回路は、ライトクロック
とリードクロックが異なる速度である場合に、「互いの
遷移点が２回連続して同位相にならない」という特性を
利用したものである。この特性によると、遅い側のクロ
ックで生成されたアドレスを速い側のクロックでラッチ
する場合には少なくとも２回に一度は確定したタイミン
グ（正しい値）で捕らえることが可能であり、また２回
続けて不確定領域（誤った値）にはならないのである。
そこで、この蓄積データ量監視回路は、事象（判定）が
２回連続して発生しなかった場合には検出されなかった
として検出信号を出さない「誤検出防止機能」と、事象
が２回連続して発生した場合には確かに正しく検出があ
ったとして検出信号を出す「検出逃し防止機能」とを有
している。

【０００６】そのブロック図は図１１に示すとおりであ
り、機能ブロック１０１と、ライトカウンタ１０２と、
リードカウンタ１０３とから構成されており、更にブロ
ック１０１は判定回路１１１と前方２段保護回路１１
２，１１３とから構成されている。なお、ＦＩＦＯは図
示を省略している。

【０００７】ライトカウンタ１０２は、ライトイネーブ
ル信号２０１が有効の時、ライトクロック２０２の立上
りでデータがＦＩＦＯに書き込まれる際のデータ数をカ
ウントし、ライトアドレス（カウント値）２０５を生成
する。リードカウンタ１０３は、リードイネーブル信号
２０３が有効の時、リードクロック２０４の立上りでデ
ータがＦＩＦＯから読み出される際のデータ数をカウン
トし、リードアドレス（カウント値）２０６を生成す
る。

【０００８】ブロック１０１の判定回路１１１は、ライ
トアドレス２０５とリードアドレス２０６とからＦＩＦ
Ｏの蓄積データ量を演算し、その蓄積データ量が所定の
値になった時にＯＶ判定信号２０７またはＵＤ判定信号
２０８を送出する。前方２段保護回路１１２は、ＯＶ判
定信号２０７からライトクロック２０２に同期したＯＶ
検出信号２０９を出力し、前方２段保護回路１１３は、
ＵＤ判定信号２０８からライトクロック２０２に同期し
たＵＤ検出信号２１０を出力する。

【０００９】図１２は図１１の判定回路１１１の構成を
示すブロック図である。図１２において、判定回路１１
１は減算回路１１１ａと、ＯＶ判定側比較回路１１１ｂ
と、ＵＤ判定側比較回路１１１ｃと、論理和回路１１１
ｄ，１１１ｅとから構成されている。

【００１０】減算回路１１１ａはライトアドレス２０５
とリードアドレス２０６とを減算し、その差分値２１３
を出力する組合せ回路である。ＯＶ判定側比較回路１１
１ｂは、ＦＩＦＯの蓄積データ量（差分値２１３）がＦ
ＵＬＬ状態（ＯＶ）となったと判定する複数のポイント
（特定値）を有しており、差分値２１３がそれらのポイ
ントのいずれかと等しくなった時にＯＶ判定信号を送出
する組合せ回路である。ＵＤ判定側比較回路１１ｃは、
上記のＯＶと同様に、ＦＩＦＯの蓄積データ量がＥＭＰ
ＴＹ状態（ＵＤ）になったと判定する複数のポイントの
いずれかと等しくなった時にＵＤ判定信号を送出する組
合せ回路である。

【００１１】図１３は、図１１の前方２段保護回路１１
２の構成を示すブロック図である。図１３において、前
方２段保護回路１１２は、ＦＦ（フリップフロップ回
路）１１２ａ，１１２ｃと論理積回路１１２ｂとから構
成されている。前方２段保護回路１１３も前記前方２段
保護回路１１２と同様の構成となっている。前方２段保
護回路１１２，１１３は、判定信号がライトクロック２
０２に同期して２回連続して入力された時のみに検出信
号を出力する回路である。

【００１２】なお、ＯＶ判定側比較回路１１１ｂとＵＤ
判定側比較回路１１１ｃそれぞれが３つのポイント値を
有しているのは、次の理由による。これらの誤判定によ
る誤検出を防止する回路は、上述のように、２回連続の
判定信号が発生したときに検出したとする動作を行なう
ので、判定信号発生から検出信号が出力されるに到るま
でにライトクロック２回分の時間経過があり、アドレス
の変化が生じる。そこで、ＯＶ判定側比較回路１１１ｂ
とＵＤ判定側比較回路１１１ｃには同じ判定信号を２回
連続して送出するので、時間経過による差分値２１３の
変化に追従して比較できるようにしたのである。また、
図１３において、ＦＦ１１２ｃを設けたのは、ＯＶ判定
信号２０７は判定回路１１１で生成されたものであり不
確定なレベル遷移部があるため、ＦＦ１１２にてライト
クロック２０２で一度ラッチすることにより、ライトク
ロック２０２の１周期毎に確定したＯＶ検出信号２０９
を出力しようとしたからである。

【００１３】図１４は上述の従来例における動作の一例
を示すタイミングチャートであり、ＯＶ検出信号２０９
が出力されるまでのタイミングを示している。このタイ
ミングチャートにおいて、三角印はリードアドレス２０
６が不確定であったために差分値２１３に誤りがあり、
判定信号が誤検出されてしまう可能性があるところ、黒
丸印は正しい判定信号が出力されるところを示してい
る。差分値２１３が不確定の場合には、判定信号が出力
される場合と判定信号が出力されない場合が考えられ
る。そのため、前方保護回路１１２，１１３において、
クロックをライトクロックとリードクロックのどちらか
速い方のクロックに同期させ、ＯＶ判定信号２０７が２
回連続して入力された場合のみ、ＯＶ検出信号２０９を
出力するという保護措置をとっている。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の蓄積データ量監視回路では、ライトクロックと
リードクロックが異なる速度である場合に、「互いの変
化点が２回連続して同位相にならない」ことに基づき、
少なくとも２回に一度は、正しい値がラッチされること
が前提であるが、ＦＩＦＯのライトクロックとリードク
ロックが同速度で、且つ非同期である場合に、このよう
に、ライトアドレスとリードアドレスとの演算により蓄
積データ量を判定する方法では、蓄積データ量の監視が
正確に行われない場合があるという問題点を有する。

【００１５】その理由は、ライトクロックとリードクロ
ックが非同期である場合、図１５に示すタイミングで動
作することが考えられるが、この場合、ライトクロック
の立上りにリードアドレスの不確定領域があるため、ラ
イトアドレスからリードアドレスを減算して、ＦＩＦＯ
の蓄積データ量の判定を行っている判定信号が、誤って
２回連続して出力されることがあり、前方２段保護回路
１１２において、ＯＶ検出信号２０９が誤検出される可
能性があるためである。

【００１６】本発明の目的は、ＦＩＦＯのライトクロッ
クとリードクロックが同速度で、且つ非同期である場合
に、ライトアドレスまたはリードアドレスが２回連続し
て取り込まれる（スリップという）場合、それを訂正す
ることにより、ＦＩＦＯの蓄積データ量を判定する際に
正確にＦＩＦＯの蓄積データ量を監視し、誤検出を防ぐ
ことができる蓄積データ量監視回路を提供するにある。

【００１７】

【課題を解決するための手段】第１の本発明の蓄積デー
タ量監視回路は、入力データをライトクロックに同期し
たライトアドレスに書き込み、前記ライトクロックと同
速度・非同期のリードクロックに同期したリードアドレ
スで読み出す先入れ先出しメモリに対する蓄積データ量
監視回路において、前記ライトアドレスを前記リードク
ロックでリタイミングして得た信号群によって前記ライ
トアドレスと前記リードアドレスとのスリップの有無を
判定し、該判定の結果および態様により前記信号群の内
から訂正ライトアドレスを選定し、該訂正ライトアドレ
スと前記リードアドレスとによって前記先入れ先出しメ
モリの蓄積データ量を監視することを特徴とする。

【００１８】第２の本発明の蓄積データ量監視回路は、
入力データをライトクロックに同期したライトアドレス
に書き込み、前記ライトクロックと同速度・非同期のリ
ードクロックに同期したリードアドレスで読み出す先入
れ先出しメモリに対する蓄積データ量監視回路におい
て、前記ライトアドレスを訂正した訂正ライトアドレス
と前記リードアドレスとから前記先入れ先出しメモリの
蓄積データ量を判定する蓄積データ量判定手段と、前記
ライトクロックをカウントすることによって前記ライト
アドレスを生成するライトカウント手段と、前記リード
クロックをカウントすることによって前記リードアドレ
スを生成するリードカウント手段と、前記ライトアドレ
スを前記リードクロックでリタイミングして前記訂正ラ
イトアドレスの候補信号となるリタイミング信号を得る
とともに、該リタイミング信号と前記訂正ライトアドレ
スとから前記ライトアドレスと前記リードアドレスとの
間のスリップを判定してスリップ判定信号を出力するス
リップ判定手段と、前記スリップ判定信号に応じて前記
リタイミング信号の内の一つを選択し、選択した信号を
前記リードクロックでリタイミングすることによって前
記訂正ライトアドレスを生成するスリップ訂正手段とを
備えたことを特徴とする。

【００１９】第３の本発明の蓄積データ量監視回路は、
入力データをライトクロックに同期したライトアドレス
に書き込み、前記ライトクロックと同速度・非同期のリ
ードクロックに同期したリードアドレスで読み出す先入
れ先出しメモリに対する蓄積データ量監視回路におい
て、前記ライトアドレスを訂正した訂正ライトアドレス
と前記リードアドレスとから前記先入れ先出しメモリの
蓄積データ量を判定する蓄積データ量判定回路と、前記
ライトクロックをカウントすることによって前記ライト
アドレスをグレイコードで生成するライトカウンタと、
前記リードクロックをカウントすることによって前記リ
ードアドレスをグレイコードで生成するリードカウンタ
と、前記ライトアドレスを前記リードクロックでリタイ
ミングして前記訂正ライトアドレスの候補信号となるリ
タイミング信号を得るとともに、該リタイミング信号間
およびリタイミング信号・前記訂正ライトアドレス間の
ハミング距離をみることにより前記ライトアドレスと前
記リードアドレスとの間のスリップを判定してスリップ
判定信号を出力するスリップ判定回路と、前記スリップ
判定信号に応じて前記リタイミング信号の内の一つを選
択し、選択した信号を前記リードクロックでリタイミン
グすることによって前記訂正ライトアドレスを生成する
スリップ訂正回路とを備えたことを特徴とする。

【００２０】また、本発明の蓄積データ量監視回の前記
スリップ判定回路は、前記ライトアドレスを前記リード
クロックでリタイミングして前記訂正ライトアドレスの
候補信号となるリタイミング信号を得るクロック乗せ換
え回路と、該リタイミング信号間およびリタイミング信
号・前記訂正ライトアドレス間のハミング距離をみるこ
とにより前記ライトアドレスと前記リードアドレスとの
間のスリップを判定してスリップ判定信号を出力するス
リップ判定サブ回路とを有することを特徴とする。

【００２１】また、本発明の蓄積データ量監視回路の前
記クロック乗せ換え回路は、前記ライトアドレスを前記
リードアドレスの立上りでラッチしてＰ１信号を出力す
る第１記憶回路と、前記ライトアドレスを前記リードア
ドレスの立下りでラッチしてＮ１信号を出力する第２記
憶回路と、前記Ｎ１信号を前記リードアドレスの立上り
でラッチしてＮ２信号を出力する第３記憶回路とを有す
ることを特徴とする。

【００２２】また、本発明の蓄積データ量監視回路の前
記スリップ判定サブ回路は、前記Ｐ１信号と前記訂正ラ
イトアドレスのハミング距離が０であり、且つ前記Ｐ１
信号と前記Ｎ１信号のハミング距離が１である場合には
前記第２記憶回路の出力信号を、また、前記Ｐ１信号と
前記訂正ライトアドレスのハミング距離が２である場合
には前記第３記憶回路の出力信号を、また、その他の場
合には前記第１記憶回路の出力信号をそれぞれ選択する
ための信号を前記スリップ判定信号として出力する前記
リードクロックでラッチして前記訂正ライトアドレスと
して出力することを特徴とする。

【００２３】また、本発明の蓄積データ量監視回路の前
記スリップ訂正回路は、前記Ｐ１信号，Ｎ１信号または
Ｎ２信号のうちの一つを前記スリップ判定信号で選択
し、前記リードクロックでラッチして前記訂正ライトア
ドレスとして出力することを特徴とする。

【００２４】また、本発明の蓄積データ量監視回路の前
記蓄積データ量判定回路は、前記訂正アドレスと前記リ
ードアドレスの差分を演算する演算回路と、該演算回路
の出力である前記先入れ先出しメモリの蓄積データ量を
所定値と比較することにより、検出信号を出力する回路
とを有することを特徴とする。

【００２５】本発明では、スリップ判定回路（図１の
３）において、ライトクロックとは非同期のリードクロ
ックの立上りでライトアドレスをラッチし、ラッチした
信号に対しスリップ判定を行い、スリップ判定結果を出
力する。スリップ訂正回路（図１の４）においては、ス
リップ判定回路が出力したスリップ判定信号に従い、ス
リップ発生時には、ライトアドレスの訂正を行い訂正ラ
イトアドレスを出力することにより、蓄積データ量判定
回路（図１の５）には、常にスリップのない正しいライ
トアドレスが入力されるようになる。蓄積データ量判定
回路においては、スリップ訂正回路が出力した訂正ライ
トアドレスと、リードカウンタが出力するリードアドレ
スとを演算することにより、ＦＩＦＯの蓄積データ量を
正確に監視することができ、演算結果を所定の蓄積デー
タ量と比較することにより、検出信号の誤検出を防ぐこ
とが可能である。

【００２６】より具体的には、スリップ判定サブ回路
（図２の３ｂ）において、ライトアドレスをリードクロ
ックに乗せ替えたＰ１信号がスリップしたかを、「Ｐ１
信号と訂正ライトアドレスのハミング距離」、および
「Ｎ１信号とＰ１信号のハミング距離」を演算すること
により判定し、スリップ判定信号１２ａ，１２ｂ，１２
ｃの何れかをアクティブ（＝“１”）出力している。即
ち、ハミング距離演算結果が、「Ｐ１信号と訂正ライト
アドレスのハミング距離が等しく、且つＮ１信号とＰ１
信号のハミング距離が１」の場合にはスリップ判定信号
１２ｂをアクティブ出力し、「Ｐ１信号と訂正ライトア
ドレスのハミング距離が２」の場合にはスリップ判定信
号１２ｃをアクティブ出力し、その他の場合にはスリッ
プなしとしスリップ判定信号１２ａをアクティブ出力す
る。

【００２７】更に、スリップ訂正回路の内の選択回路
（図５の４ａ）においては、スリップ判定信号１２ａが
アクティブの場合にはＰ１信号を出力し、スリップ判定
信号１２ｂがアクティブの場合にはＮ１信号を出力し、
スリップ判定信号１２ｃがアクティブの場合にはＮ２信
号を出力する。即ち、スリップ訂正回路においては、ス
リップ判定回路が出力したしたスリップ判定信号１２
ａ，１２ｂ，１２ｃにより、スリップ発生時にライトア
ドレスの訂正を行うことにより、出力の訂正ライトアド
レスをスリップのない連続した値に補正している。

【００２８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２９】図１を参照すると、本蓄積データ量監視回
路は、ＦＩＦＯ（図示省略）において蓄積されているデ
ータ量を監視し、ＦＩＦＯに蓄積されているデータ量が
所定の値になると、検出信号１５を出力することによ
り、ＯＶおよびＵＤを回避するための制御に供する回路
であり、ライトカウンタ１，リードカウンタ２，スリッ
プ判定回路３，スリップ訂正回路４および蓄積データ量
判定回路５から構成されている。

【００３０】ライトカウンタ１は、ライトイネーブル６
とライトクロック７を入力とし、ＦＩＦＯに書き込まれ
るデータ数をカウントしてライトアドレス１０を出力す
る。リードカウンタ２は、リードイネーブル８とリード
クロック９を入力とし、ＦＩＦＯから読み出されるデー
タ数をカウントしてリードアドレス１４を出力する。ラ
イトアドレス１０とリードアドレス１４はＦＩＦＯに供
給され、ＦＩＦＯの書込みと読出しに使用される。スリ
ップ判定回路３は、ライトアドレス１０とリードクロッ
ク９および訂正ライトアドレス１３を入力とし、ライト
アドレス１０をリードクロック９でリタイミングしたリ
タイミング信号１１と、スリップ判定信号１２を出力す
る。スリップ訂正回路４は、リタイミング信号１１とス
リップ判定信号１２およびリードクロック９を入力と
し、訂正ライトアドレス１３を出力する。蓄積データ量
判定回路５は、訂正ライトアドレス１３とリードアドレ
ス１４を入力とし、検出信号１５を出力する組合せ回路
である。

【００３１】ライトアドレス１０とライトクロック７は
同期しており、且つライトクロック７とリードクロック
９は同速度であって非同期である。このようなクロック
で動作するＦＩＦＯは、例えばデータのフォーマット変
換等のために広く使用されている。

【００３２】図２にスリップ判定回路３の一例を示すブ
ロック図を示す。このスリップ判定回路３はライトアド
レス１０をリードクロック９の立上りでラッチした信号
（Ｐ１信号１１ａ）にスリップが生じたかどうかを判定
するとともに、訂正ライトアドレス１３の候補としての
リタイミング信号１１と、その選択を行うためのスリッ
プ判定信号１２を出力する回路であり、クロック乗せ換
え回路３ａとスリップ判定サブ回路３ｂとから構成され
ている。

【００３３】スリップ判定回路３の内のクロック乗せ換
え回路３ａは、図３示すように、ライトアドレス１０を
リードクロック９の立上りでラッチするフリップフロッ
プ（ＦＦ）３１と、ライトアドレス１０をリードクロッ
ク９の立下りでラッチするＦＦ３２と、ＦＦ３２の出力
をリードクロック９の立上りでラッチするするＦＦ３３
とから構成され、ＦＦ３１，ＦＦ３２，ＦＦ３３の出力
をそれぞれＰ１信号１１ａ，Ｎ１信号１１ｂ，Ｎ２信号
１１ｃとして出力する。Ｐ１信号１１ａ，Ｎ１信号１１
ｂおよびＮ２信号１１ｃはリタイミング信号１１を構成
する。

【００３４】また、スリップ判定回路３の内のスリップ
判定サブ回路３ｂは、そのフローチャートを図４に示す
ように、クロック乗せ換え回路３ａ出力のＰ１信号１１
ａ，Ｎ１信号１１ｂと、スリップ訂正回路４出力の訂正
ライトアドレス１３とにつてアドレスが変化する毎に演
算し、Ｐ１信号１１ａにスリップが生じたかどうかを判
定し、スリップ判定信号１２ａ，１２ｂ，１２ｃを出力
する組合せ回路である。

【００３５】スリップ訂正回路４は、その一例を図５に
示すように、スリップ判定回路３出力のＰ１信号１１
ａ，Ｎ１信号１１ｂおよびＮ２信号１１ｃと、スリップ
判定信号１２ａ，１２ｂ，１２ｃと、リードクロック９
を入力とし、これらのスリップ判定信号に従ってＰ１信
号１１ａ，Ｎ１信号１１ｂまたはＮ２信号１１ｃの何れ
かを選択出力する選択回路４ａと、選択回路４ａで選択
出力された信号４ｃをリードクロック９でリタイミング
し訂正アドレス１３として出力するＦＦ４ｂとから構成
されている。

【００３６】次に、本実施の形態の動作について説明す
る。

【００３７】ライトカウンタ１は、ライトイネーブル６
が有効時に、ライトクロック７の立上りで、入力データ
をＦＩＦＯに書き込む際のライトアドレス１０をグレイ
コードで生成する。リードカウンタ２は、リードイネー
ブル８が有効時に、リードクロック９の立上りで、ＦＩ
ＦＯからデータを読み出す際のリードアドレス１４をグ
レイコードで生成する。ここで、グレイコードとは、値
が１つ変化するとき、常に１ビットのみが変化するよう
なコードをいう。スリップ判定回路３は、ライトアドレ
ス１０をリードクロック９の立上りでラッチしたＰ１信
号１１ａが、スリップしたかの判定を行い、ライトアド
レス１０をリードクロック９でリタイミングしたリタイ
ミング信号１１とスリップ判定信号１２を出力する。ス
リップ訂正回路４においては、スリップ判定回路３がス
リップを起こしたことを示すスリップ判定信号１２ｂま
たは１２ｃを出力した場合には、Ｐ１信号１１ａのスリ
ップを訂正し、訂正ライトアドレス１３を出力する。蓄
積データ量判定回路５は、スリップ訂正回路４の出力で
ある訂正ライトアドレス１３と、リードアドレス１４よ
りＦＩＦＯに蓄積されているデータ量を演算し、その蓄
積データ量が所定の値になった時に検出信号１５を出力
する。

【００３８】次に、スリップ判定とその訂正動作につい
て説明する。図２に示したクロック乗せ換え回路３ａで
は、ＦＦ３１，ＦＦ３２がライトアドレス１０をリード
クロック９の立上り，立下りでそれぞれラッチして、Ｐ
１信号１１ａ，Ｎ１信号１１ｂを出力し、更にＦＦ３３
がＮ１信号１１ｂをリードクロック９の立上りでラッチ
してＮ２信号１１ｃを出力している。スリップ判定サブ
回路３ｂでは、図４に示すように、ライトアドレス１０
をリードクロック９に乗せ替えたＰ１信号１１ａがスリ
ップしたかを、「Ｐ１信号１１ａと訂正ライトアドレス
１３のハミング距離」、および「Ｎ１信号とＰ１信号の
ハミング距離」を演算する（図４のステップＳ１）こと
により判定し、スリップ判定信号１２ａ，１２ｂ，１２
ｃの何れかをアクティブ（＝“１”）出力している。こ
こで、ハミング距離とは、ディジタル信号が変化する場
合に変化するビット個数をいう。

【００３９】スリップ判定サブ回路３ｂにおけるハミン
グ距離演算結果が、「Ｐ１信号１１ａと訂正ライトアド
レス１３のハミング距離が等しく（ステップＳ３で
Ｙ）、且つＮ１信号１１ｂとＰ１信号１１ａのハミング
距離が１（ステップＳ４でＹ）」の場合には、スリップ
判定信号１２ｂをアクティブ出力し、「Ｐ１信号と訂正
ライトアドレス１３のハミング距離が２（ステップＳ５
でＹ）」の場合には、スリップ判定信号１２ｃをアクテ
ィブ出力し、その他の場合には、スリップなしとしスリ
ップ判定信号１２ａをアクティブ出力する。

【００４０】スリップ訂正回路４の内の選択回路４ａ
は、スリップ判定信号１２ａがアクティブの場合にはＰ
１信号１１ａを、スリップ判定信号１２ｂがアクティブ
の場合にはＮ１信号１１ｂを、スリップ判定信号１２ｃ
がアクティブの場合にはＮ２信号１１ｃを、それぞれ選
択する。そして、ＦＦ４ｂは選択された信号４ｃをリー
ドクロック９でリタイミングし訂正ライトアドレス１３
として出力する。

【００４１】このように、スリップ判定回路３とスリッ
プ訂正回路４において、ライトアドレス１０をリードク
ロック９の立上りでラッチしたＰ１信号１１ａが、スリ
ップを起こしたかどうかをスリップ判定サブ回路３ｂに
て判定し、スリップ発生時には、スリップ訂正回路４に
てその訂正を行い出力している。

【００４２】次に、グレイコードであるライトアドレス
１０をリードクロック９に乗せ換えた信号のスリップ判
定方法およびスリップ検出時の訂正動作について詳細に
説明する。

【００４３】図４は、スリップ判定サブ回路３ｂからの
出力信号であるスリップ判定信号１２ａ，１２ｂ，１２
ｃの出力条件を図示したフローチャートである。ライト
アドレス１０をリードクロック９でリタイミングしたＰ
１信号１１ａが、スリップしていない状態においては、
スリップ判定信号１２ａがアクティブとなり、スリップ
訂正回路４では、Ｐ１信号１１ａをリードクロック９で
リタイミングして訂正ライトアドレス１３として出力し
ているので、訂正ライトアドレス１３は、Ｐ１信号１１
ａに対して１クロック前の値を示している。ライトアド
レス１０の遷移点付近にリードクロック９の立上りがあ
り、Ｐ１信号１１ａがスリップを起こしている状態の場
合には、ライトアドレス１０をリードクロック９の立下
りでラッチしたＮ１信号はスリップを起こしていない。
このことを利用し、Ｐ１信号１１ａがスリップを起こし
たかどうかを判定するのである。

【００４４】即ち、Ｐ１信号１１ａと訂正ライトアドレ
ス１３のハミング距離を演算し、その演算結果が「１」
の場合（ステップＳ２でＹ）には、スリップ無しとして
スリップ判定信号１２ａを出力する（ステップＳ６）。
また、演算結果が「０」で且つＮ１信号１１ｂとＰ１信
号１１ａのハミング距離が「１」の場合（ステップＳ３
でＹ，ステップＳ４でＹ）には、スリップ発生としてス
リップ判定信号１２ｂを出力する（ステップＳ７）。こ
れは、Ｐ１信号の生成元であるＦＦ３１でスリップ発生
した（Ｐ１信号が１クロック前の訂正ライトアドレス値
と同じ）が、Ｎ１信号の生成元であるＦＦ３２では、ス
リップすることなくライトアドレス１０をラッチできた
ことを示す。また、演算結果が「０」で、且つＮ１信号
とＰ１信号のハミング距離が「０」の場合（ステップＳ
３でＹ，ステップＳ４でＮ）には、スリップ無しとして
スリップ判定信号１２ａを出力する（ステップＳ８）。
これは、ライトアドレス１０がライトイネーブル６の制
御により停止したことを示す。この場合には、ライトア
ドレス１０が停止することにより、Ｐ１信号１１ａ、訂
正ライトアドレス１３およびＮ１信号１１ｂの全てのハ
ミング距離は等しくなる。また、演算結果が「２」の場
合（ステップＳ５でＹ）には、グレイコードにおいて
は、連続する隣の値とのハミング距離は「１」であるこ
とから、明らかにスリップ発生とし、スリップ判定信号
１２ｃを出力する（ステップＳ９）。

【００４５】図６は、クロック乗せ換え回路３ａにおけ
るＦＦ３１出力のＰ１信号１１ａが、スリップした例を
示すタイミングチャートである。このタイミングチャー
トにおいては、ライトアドレス１０の遷移点が、リード
クロック９の立上り近辺にあることを想定している。こ
の場合には、ライトアドレス１０をリードクロック９の
立上りでラッチするＦＦ３１出力のＰ１信号１１ａがス
リップすることが考えられ、図６においては、Ｐ１信号
１１ａの値が、「０，１，２，３，３，５，６・・・」
と値が変化し、時刻ｔ９において「４」の値がスリップ
していることを示している。

【００４６】ライトアドレス１０の変化点がリードクロ
ック９の立上り近辺にある場合には、ライトアドレス１
０をリードクロック９の立下りでラッチするＦＦ３２に
おいては、スリップが起こらない。何故なら、ライトア
ドレス１０と同期しているライトクロックとリードクロ
ックとが同速度・非同期である本発明の場合には、ライ
トアドレスの遷移点間のほぼ中央部でリードクロックが
立下るからである。よって、ＦＦ３２出力のＮ１信号
は、「０，１，２，３，４，５・・・」と値が連続す
る。

【００４７】スリップ判定サブ回路３ｂにおいては、図
６の時刻ｔ１−ｔ３間においては、Ｐ１信号１１ａと訂
正ライトアドレス１３のハミング距離が「０」で、且つ
Ｎ１信号１１ｂとＰ１信号１１ａのハミング距離が
「１」ではないことから、スリップ判定信号１２ａがア
クティブとなり、スリップ訂正回路４は、Ｐ１信号１１
ａをリードクロック９でリタイミング出力する（図４の
ステップＳ８）。時刻ｔ３−ｔ５間，ｔ５−ｔ７間およ
びｔ７−ｔ９間においては、Ｐ１信号と訂正ライトアド
レス１３のハミング距離が「１」のため、スリップ判定
信号１２ａがアクティブとなり、スリップ訂正回路４
は、Ｐ１信号１１ａがリードクロック９でリタイミング
出力する（ステップＳ６）。

【００４８】次に、スリップが発生している時刻ｔ９−
ｔ１１間の動作について説明する。時刻ｔ９−ｔ１０間
においては、Ｐ１信号１１ａと訂正ライトアドレス１３
のハミング距離が「０」で、且つＮ１信号１１ｂとＰ１
信号１１ａのハミング距離が「１」ではないことから、
スリップ判定信号１２ａがアクティブとなり、スリップ
訂正回路４は、Ｐ１信号１１ａをリードクロック９でリ
タイミング出力する（ステップＳ８）。時刻ｔ１０−ｔ
１１間においては、Ｐ１信号１１ａと訂正ライトアドレ
ス１３のハミング距離が「０」だが、リードクロック９
の立下りでライトアドレス１０をラッチするＦＦ３２
は、スリップが起こらず確実にライトアドレス１０をラ
ッチしているため、Ｎ１信号１１ｂとＰ１信号１１ａの
ハミング距離は「１」である。よって、スリップ判定サ
ブ回路３ｂの出力は、スリップ判定信号１２ｂがアクテ
ィブとなり、スリップ訂正回路４は、Ｎ１信号１１ｂを
リードクロック９でリタイミング出力する（ステップＳ
７）。これは、Ｐ１信号１１ａがスリップを起こして
も、Ｎ１信号１１ｂをリタイミング出力することによ
り、スリップの訂正処理が行われることを意味してい
る。

【００４９】時刻ｔ９において、スリップが発生して
も、次のリードクロック９の立上り（ｔ１１時刻）で
は、スリップ訂正回路４においてスリップを訂正したＮ
１信号１１ｂがＦＦ４ｂにて保持されるため、時刻ｔ１
１−ｔ１３間におけるスリップ判定は、時刻ｔ９におい
てスリップが発生していない場合と同様の判定を行うこ
とが可能である。このことが意味するのは、時刻ｔ９の
スリップに引き続き、時刻ｔ１１でも連続してスリップ
が発生したとしても正常にスリップ判定ができ、スリッ
プ訂正回路４の出力でみた場合、常にスリップが訂正さ
れたライトアドレスが出力されるということである。

【００５０】次に、蓄積データ量判定回路５の動作につ
いて説明する。蓄積データ量判定回路５は、スリップ訂
正回路４出力の訂正ライトアドレス１３と、リードアド
レス１４より、ＦＩＦＯの蓄積データ量を演算し、蓄積
データ量が所定値になった場合に、検出信号１５を出力
する。

【００５１】図７に蓄積データ量判定回路５のタイミン
グチャートを示す。図７では、上記所定値を１０とした
場合の例である。この場合には、ＦＩＦＯの蓄積データ
量が１０になると検出信号１５を出力する。図７（Ａ）
には、スリップが発生してもその訂正を行わない場合の
タイミングチャートを、図７（Ｂ）には、スリップ発生
時に訂正を行った場合のタイミングチャートを示してい
る。図７（Ａ）では、それまではアドレス差分値として
「１１」を維持していたところ、時刻ｔにおいて、スリ
ップが発生することにより、訂正ライトアドレス１３が
２クロック間「１０３」となって、訂正ライトアドレス
１３とリードアドレス１４の差分値が「１０」となり、
検出信号１５が出力されている。これに対し、図７
（Ｂ）では、スリップが発生してもスリップ訂正回路４
において、スリップが訂正されるため検出信号１５は出
力されないことが示されている。本来、検出信号１５は
出力されるべきではない。そこで、スリップ訂正回路４
において、スリップ検出時に、スリップの訂正を行うこ
とにより、蓄積データ量判定回路５では、誤検出のない
正確な検出信号を出力することができるようになるので
ある。

【００５２】次に、ライトアドレス１０をリードクロッ
ク９の立上りでラッチした信号の、スリップの判定動作
について図８を参照して説明する。図８に示すように、
ライトアドレス１０の遷移点にリードクロック９の立上
りがある場合には、ある時刻に着目した場合にＦＦ３１
出力のＰ１信号１１ａが取り得る値は、Ｐ１信号−Ａ、
Ｐ１信号−Ｂに示すように２とおりが考えられる。スリ
ップ判定サブ回路３ｂは、現在のライトアドレスである
Ｐ１信号１１ａの値と、１クロック前のライトアドレス
である訂正ライトアドレス１３の値のハミング距離を演
算し、スリップ判定信号１２を出力している。時刻ｎに
おいて、Ｐ１信号１１ａが取り得る値は、ｎまたは（ｎ
−１）の値で、時刻（ｎ＋１）においての取り得る値
は、（ｎ＋１）またはｎの値である。ここで時刻ｎと時
刻（ｎ＋１）の間の連続した時間で取り得る値を考え
る。時刻ｎおよび時刻（ｎ＋１）で取り得る値を（Ｖ
ｎ，Ｖｎ+1）と表すと、下記４つの場合が考えられる。

【００５３】（Vn，Vn+1）=（n，n+1）,（n，n）,（n-
1，n）,（n-1，n+1） 従って、（時刻ｎ＋１の値）と（時刻ｎの値）とのハミ
ング距離が取り得る値、上述の４つの場合には、それぞ
れ、「１」,「０」,「１」,「２」となり、０〜２の範
囲の値となることがわかる。

【００５４】ハミング距離が「１」の時には正常で、時
刻（ｎ＋１）でスリップは発生していない。この場合に
は、スリップ判定サブ回路３ｂのスリップ判定信号１２
ａをアクティブ出力する（図４のステップＳ６）ことに
より、スリップ訂正回路４では、ＦＦ３１出力のＰ１信
号１１ａがリードクロック９にてリタイミング出力され
る。

【００５５】図９に、ハミング距離が「０」の場合のタ
イミングチャートを示す。ハミング距離が「０」となる
のは、（Ｖｎ，Ｖｎ+1）＝（ｎ，ｎ）の場合であり、Ｐ
１信号１１ａは時刻（ｎ＋１）で本来（ｎ＋１）となる
ところ、スリップが発生しｎとなっている。この場合に
は、更にスリップ判定サブ回路３ｂにおいて、Ｐ１信号
１１ａとＮ１信号１１ｂのハミング距離が演算され、ハ
ミング距離が「１」となった時点で、スリップ判定信号
１２ｂをアクティブ出力することにより、スリップ訂正
回路４では、ＦＦ３２出力のＮ１信号１１ｂがリードク
ロック９にてリタイミング出力される。即ち、時刻（ｎ
＋２）において、Ｎ１信号１１ｂをリタイミング出力す
ることにより、Ｐ１信号１１ａの時刻（ｎ＋１）でのス
リップ訂正が行われる。

【００５６】図１０に、ハミング距離が「２」の場合の
タイミングチャートを示す。ハミング距離が「２」とな
るのは、（Ｖｎ，Ｖｎ+1）＝（ｎ−１，ｎ＋１）の場合
であり、Ｐ１信号１１ａは時刻（ｎ＋１）で本来ｎとな
るところ、スリップが発生しｎ＋１となっている。この
場合には、スリップ判定サブ回路３ｂにおいて、スリッ
プ判定信号１２ｃをアクティブ出力することにより、ス
リップ訂正回路４では、ＦＦ３３出力のＮ２信号１１ｃ
がリードクロック９にてリタイミング出力される。即
ち、時刻（ｎ＋２）において、Ｎ２信号１１ｃをリタイ
ミング出力することにより、Ｐ１信号１１ａの時刻（ｎ
＋１）でのスリップ訂正が行われる。よって、ライトア
ドレス１０をリードクロック９に乗せ換える際のスリッ
プ判定は、上記ハミング距離を演算することにより判定
することができる。

【００５７】

【発明の効果】本発明によれば、ＦＩＦＯのライトクロ
ックとリードクロックが同速度で、且つ非同期である場
合でも、ＦＩＦＯの蓄積データ量を正確に監視し、誤検
出を防ぐことができるという効果がある。その理由は、
ライトアドレスカウンタとリードアドレスカウンタにグ
レイコードのカウンタを用いて、スリップ判定回路とス
リップ訂正回路において、ライトクロックに同期したグ
レイコードのライトアドレスを、リードクロックでラッ
チした信号に対して、スリップを監視し、スリップ検出
時にはその訂正を行い訂正ライトアドレスとして、蓄積
データ量判定回路に出力することにより、蓄積データ量
判定回路では、常にスリップのない前記訂正ライトアド
レスとリードアドレスにより、蓄積データ量の監視が正
確に行えるためである。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図

【図２】図１に示した実施の形態におけるスリップ判定
回路の例を示すブロック図

【図３】図１に示したスリップ判定回路におけるクロッ
ク乗せ換え回路の例を示すブロック図

【図４】図２に示したスリップ判定回路におけるスリッ
プ判定サブ回路のフローチャート

【図５】図１に示した実施の形態におけるスリップ訂正
回路の例を示すブロック図

【図６】本発明におけるスリップ発生時のタイミングチ
ャート

【図７】図１に示した実施の形態における蓄積データ量
判定回路のタイミングチャート

【図８】図２に示したスリップ判定回路におけるクロッ
ク乗せ換え回路のタイミングチャート

【図９】本発明におけるスリップ発生（ハミング距離が
「０」）時のタイミングチャート

【図１０】本発明におけるスリップ発生（ハミング距離
が「２」）時のタイミングチャート

【図１１】従来例のブロック図

【図１２】図１１に示した従来例における判定回路１１
１のブロック図

【図１３】図１１に示した従来例における前方２段保護
回路のブロック図

【図１４】図１１に示した従来例のタイミングチャート

【図１５】図１１に示した従来例の他のタイミングチャ
ート

【符号の説明】

１ ライトカウンタ ２ リードカウンタ ３ スリップ判定回路 ４ スリップ訂正回路 ５ 蓄積データ量判定回路 ６ ライトイネーブル ７ ライトクロック ８ リードイネーブル ９ リードクロック １０ イトアドレス １１ リタイミング信号 １２ スリップ判定信号 １３ 訂正ライトアドレス １４ リードアドレス １５ 検出信号 ３ａ ロック乗せ換え回路 ３ｂ スリップ判定サブ回路 ３１ フリップフロップ ３２ フリップフロップ ３３ フリップフロップ ４ａ 選択回路 ４ｂ フリップフロップ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力データをライトクロックに同期した
   ライトアドレスに書き込み、前記ライトクロックと同速
   度・非同期のリードクロックに同期したリードアドレス
   で読み出す先入れ先出しメモリに対する蓄積データ量監
   視回路において、 前記ライトアドレスを前記リードクロックでリタイミン
   グして得た信号群によって前記ライトアドレスと前記リ
   ードアドレスとのスリップの有無を判定し、該判定の結
   果および態様により前記信号群の内から訂正ライトアド
   レスを選定し、該訂正ライトアドレスと前記リードアド
   レスとによって前記先入れ先出しメモリの蓄積データ量
   を監視することを特徴とする蓄積データ量監視回路。
2. 【請求項２】 入力データをライトクロックに同期した
   ライトアドレスに書き込み、前記ライトクロックと同速
   度・非同期のリードクロックに同期したリードアドレス
   で読み出す先入れ先出しメモリに対する蓄積データ量監
   視回路において、 前記ライトアドレスを訂正した訂正ライトアドレスと前
   記リードアドレスとから前記先入れ先出しメモリの蓄積
   データ量を判定する蓄積データ量判定手段と、 前記ライトクロックをカウントすることによって前記ラ
   イトアドレスを生成するライトカウント手段と、 前記リードクロックをカウントすることによって前記リ
   ードアドレスを生成するリードカウント手段と、 前記ライトアドレスを前記リードクロックでリタイミン
   グして前記訂正ライトアドレスの候補信号となるリタイ
   ミング信号を得るとともに、該リタイミング信号と前記
   訂正ライトアドレスとから前記ライトアドレスと前記リ
   ードアドレスとの間のスリップを判定してスリップ判定
   信号を出力するスリップ判定手段と、 前記スリップ判定信号に応じて前記リタイミング信号の
   内の一つを選択し、選択した信号を前記リードクロック
   でリタイミングすることによって前記訂正ライトアドレ
   スを生成するスリップ訂正手段とを備えたことを特徴と
   する蓄積データ量監視回路。
3. 【請求項３】 入力データをライトクロックに同期した
   ライトアドレスに書き込み、前記ライトクロックと同速
   度・非同期のリードクロックに同期したリードアドレス
   で読み出す先入れ先出しメモリに対する蓄積データ量監
   視回路において、 前記ライトアドレスを訂正した訂正ライトアドレスと前
   記リードアドレスとから前記先入れ先出しメモリの蓄積
   データ量を判定する蓄積データ量判定回路と、 前記ライトクロックをカウントすることによって前記ラ
   イトアドレスをグレイコードで生成するライトカウンタ
   と、 前記リードクロックをカウントすることによって前記リ
   ードアドレスをグレイコードで生成するリードカウンタ
   と、 前記ライトアドレスを前記リードクロックでリタイミン
   グして前記訂正ライトアドレスの候補信号となるリタイ
   ミング信号を得るとともに、該リタイミング信号間およ
   びリタイミング信号・前記訂正ライトアドレス間のハミ
   ング距離をみることにより前記ライトアドレスと前記リ
   ードアドレスとの間のスリップを判定してスリップ判定
   信号を出力するスリップ判定回路と、 前記スリップ判定信号に応じて前記リタイミング信号の
   内の一つを選択し、選択した信号を前記リードクロック
   でリタイミングすることによって前記訂正ライトアドレ
   スを生成するスリップ訂正回路とを備えたことを特徴と
   する蓄積データ量監視回路。
4. 【請求項４】 前記スリップ判定回路は、 前記ライトアドレスを前記リードクロックでリタイミン
   グして前記訂正ライトアドレスの候補信号となるリタイ
   ミング信号を得るクロック乗せ換え回路と、 該リタイミング信号間およびリタイミング信号・前記訂
   正ライトアドレス間のハミング距離をみることにより前
   記ライトアドレスと前記リードアドレスとの間のスリッ
   プを判定してスリップ判定信号を出力するスリップ判定
   サブ回路とを有することを特徴とする請求項３記載の蓄
   積データ量監視回路。
5. 【請求項５】 前記クロック乗せ換え回路は、 前記ライトアドレスを前記リードアドレスの立上りでラ
   ッチしてＰ１信号を出力する第１記憶回路と、 前記ライトアドレスを前記リードアドレスの立下りでラ
   ッチしてＮ１信号を出力する第２記憶回路と、 前記Ｎ１信号を前記リードアドレスの立上りでラッチし
   てＮ２信号を出力する第３記憶回路とを有することを特
   徴とする請求項４記載の蓄積データ量監視回路。
6. 【請求項６】 前記スリップ判定サブ回路は、 前記Ｐ１信号と前記訂正ライトアドレスのハミング距離
   が０であり、且つ前記Ｐ１信号と前記Ｎ１信号のハミン
   グ距離が１である場合には前記第２記憶回路の出力信
   号、また、前記Ｐ１信号と前記訂正ライトアドレスのハ
   ミング距離が２である場合には前記第３記憶回路の出力
   信号、また、その他の場合には前記第１記憶回路の出力
   信号それぞれを選択するための信号を、前記スリップ判
   定信号として出力することを特徴とする請求項４記載の
   蓄積データ量監視回路。
7. 【請求項７】 スリップ訂正回路は、前記Ｐ１信号，Ｎ
   １信号またはＮ２信号のうちの一つを前記スリップ判定
   信号で選択し、前記リードクロックでラッチして前記訂
   正ライトアドレスとして出力することを特徴とする請求
   項３記載の蓄積データ量監視回路。
8. 【請求項８】前記蓄積データ量判定回路は、前記訂正ア
   ドレスと前記リードアドレスの差分を演算する演算回路
   と、該演算回路の出力である前記先入れ先出しメモリの
   蓄積データ量を所定値と比較することにより、検出信号
   を出力する回路とを有することを特徴とする請求項３記
   載の蓄積データ量監視回路。