JPH11122308A - オーバーフロー及びアンダーフロー検出回路 - Google Patents
オーバーフロー及びアンダーフロー検出回路Info
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- JPH11122308A JPH11122308A JP9277797A JP27779797A JPH11122308A JP H11122308 A JPH11122308 A JP H11122308A JP 9277797 A JP9277797 A JP 9277797A JP 27779797 A JP27779797 A JP 27779797A JP H11122308 A JPH11122308 A JP H11122308A
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- JP
- Japan
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- address
- underflow
- memory
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Abstract
(57)【要約】
【課題】 ＦＩＦＯ型メモリのオーバーフロー検出回路
において、ノイズの影響を受けないオーバーフロー検出
回路の提供を目的とする。 【解決手段】 オーバーフロー検出回路には、２つのア
ドレス信号（ライト及びリード）と、２つのイネーブル
信号（ライト及びリード）、及び２のクロック（ライト
及びリード）が入力され、両アドレス信号のアドレス値
を比較するアドレス比較部と、前記アドレス比較部にお
いてアドレス一致検出信号が出力されたとき、メモリア
クセスのイネーブル信号（ライト及びリード）の状態に
よりオーバーフローを判定するＯＦ／ＵＦ判定部とで構
成される。アドレス比較の結果、一致が検出された場合
において、ライトイネーブル信号がイネーブル時をオー
バーフローと判定し、リードイネーブル信号がイネーブ
ル時をアンダーフローと判定する。
において、ノイズの影響を受けないオーバーフロー検出
回路の提供を目的とする。 【解決手段】 オーバーフロー検出回路には、２つのア
ドレス信号（ライト及びリード）と、２つのイネーブル
信号（ライト及びリード）、及び２のクロック（ライト
及びリード）が入力され、両アドレス信号のアドレス値
を比較するアドレス比較部と、前記アドレス比較部にお
いてアドレス一致検出信号が出力されたとき、メモリア
クセスのイネーブル信号（ライト及びリード）の状態に
よりオーバーフローを判定するＯＦ／ＵＦ判定部とで構
成される。アドレス比較の結果、一致が検出された場合
において、ライトイネーブル信号がイネーブル時をオー
バーフローと判定し、リードイネーブル信号がイネーブ
ル時をアンダーフローと判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＡＴＭセル
のような非同期データをメモリに受信し蓄積後、出力す
るインタフェース回路に係り、より詳しくは、インタフ
ェース回路内部に設けられた前記メモリのオーバーフロ
ー及びアンダーフロー検出回路に関する。
のような非同期データをメモリに受信し蓄積後、出力す
るインタフェース回路に係り、より詳しくは、インタフ
ェース回路内部に設けられた前記メモリのオーバーフロ
ー及びアンダーフロー検出回路に関する。
【０００２】
【従来の技術】上述のインタフェース回路は、ＡＴＭ−
ＳＬＴシステムにおいて、ユーザ網側の通信端末とＡＴ
Ｍディジタル加入者線伝送における加入者伝送路とのイ
ンタフェース変換に使用される光網終端装置（以下、Ｏ
ＮＵ装置）として位置づけられる。図５は、インタフェ
ース変換装置としてのＯＮＵ装置がＡＴＭ ＳＬＴシス
テムに使用されるシステムの概略図である。
ＳＬＴシステムにおいて、ユーザ網側の通信端末とＡＴ
Ｍディジタル加入者線伝送における加入者伝送路とのイ
ンタフェース変換に使用される光網終端装置（以下、Ｏ
ＮＵ装置）として位置づけられる。図５は、インタフェ
ース変換装置としてのＯＮＵ装置がＡＴＭ ＳＬＴシス
テムに使用されるシステムの概略図である。
【０００３】ＯＮＵ装置は、ユーザ網インタフェースと
して使用される送信用ラインカード（以下、ＬＣ）と、
受信用ＬＣと、各種処理を行うメイン部等で構成されて
いる。ＬＣは、ＡＴＭセルを受信蓄積し送出するＦＩＦ
Ｏ型メモリであり、メモリ周辺構成の一部として、メモ
リオーバーフロー及びアンダーフローの検出を行う回路
を有する。
して使用される送信用ラインカード（以下、ＬＣ）と、
受信用ＬＣと、各種処理を行うメイン部等で構成されて
いる。ＬＣは、ＡＴＭセルを受信蓄積し送出するＦＩＦ
Ｏ型メモリであり、メモリ周辺構成の一部として、メモ
リオーバーフロー及びアンダーフローの検出を行う回路
を有する。
【０００４】図６に、従来のＦＩＦＯ型メモリのオーバ
ーフロー検出回路を示す。
ーフロー検出回路を示す。
【０００５】メモリ１は、ＦＩＦＯ型のＮワードラＭビ
ットの記憶容量を持ち、一度のアクセスタイミングでＭ
ビットの書き込み或いは読み出し可能な構成とする。従
って、この例では書き込みアドレス（以下、ＷＡＤＤ）
及び読み出しアドレス（以下、ＲＡＤＤ）の取りうるア
ドレス値の範囲は０〜Ｎ−１で、書き込み或いは読み出
しの都度それぞれカウントアップされ、最大値（Ｎ−
１）の次に０に戻り再度カウントアップされるものとす
る。
ットの記憶容量を持ち、一度のアクセスタイミングでＭ
ビットの書き込み或いは読み出し可能な構成とする。従
って、この例では書き込みアドレス（以下、ＷＡＤＤ）
及び読み出しアドレス（以下、ＲＡＤＤ）の取りうるア
ドレス値の範囲は０〜Ｎ−１で、書き込み或いは読み出
しの都度それぞれカウントアップされ、最大値（Ｎ−
１）の次に０に戻り再度カウントアップされるものとす
る。
【０００６】また、メモリ１へのデータの書き込みを許
可する信号を書き込みイネーブル信号（以下、ＷＥ
Ｎ）、読み出しを許可する信号を読み出しイネーブル信
号（以下、ＲＥＮ）、書き込みタイミングを決定する信
号を書き込みクロック（以下、ＷＣＬＫ）、読み出しタ
イミングを決定する信号を読み出しクロック（以下、Ｒ
ＣＬＫ）とする。
可する信号を書き込みイネーブル信号（以下、ＷＥ
Ｎ）、読み出しを許可する信号を読み出しイネーブル信
号（以下、ＲＥＮ）、書き込みタイミングを決定する信
号を書き込みクロック（以下、ＷＣＬＫ）、読み出しタ
イミングを決定する信号を読み出しクロック（以下、Ｒ
ＣＬＫ）とする。
【０００７】以下にオーバーフローの検出動作について
説明する。
説明する。
【０００８】メモリ１へのデータ書き込み動作は、上位
装置から出力されたＭビット構成のＷＡＤＤによりメモ
リ上の所定アドレス領域を指定し、ＷＥＮがイネーブル
状態時においてＷＣＬＫの立ち下がり或いは立ち下がり
のタイミングで書き込みを行う。
装置から出力されたＭビット構成のＷＡＤＤによりメモ
リ上の所定アドレス領域を指定し、ＷＥＮがイネーブル
状態時においてＷＣＬＫの立ち下がり或いは立ち下がり
のタイミングで書き込みを行う。
【０００９】また、メモリ１への書き込みタイミングを
決定するＷＥＮとＷＣＬＫは、同時にオーバーフロー検
出部３にも入力され、メモリの書き込みタイミングと同
期して内部のアップダウンカウンタをカウントアップす
る。
決定するＷＥＮとＷＣＬＫは、同時にオーバーフロー検
出部３にも入力され、メモリの書き込みタイミングと同
期して内部のアップダウンカウンタをカウントアップす
る。
【００１０】ＲＥＮとＲＣＬＫは、メモリの読み出しタ
イミングを決定すると共に、書き込みと同時にオーバー
フロー検出部３に入力され、前記アップダウンカウンタ
をカウントダウンする。
イミングを決定すると共に、書き込みと同時にオーバー
フロー検出部３に入力され、前記アップダウンカウンタ
をカウントダウンする。
【００１１】すなわち、オーバーフロー検出部３は、メ
モリに対する書き込み又は読み出しに応じてアップダウ
ンカウンタをカウントすることでデータ蓄積量を監視
し、メモリ容量Ｎを超えた場合にオーバーフローと判断
してアラーム（ＡＬＭ）等を出力する。
モリに対する書き込み又は読み出しに応じてアップダウ
ンカウンタをカウントすることでデータ蓄積量を監視
し、メモリ容量Ｎを超えた場合にオーバーフローと判断
してアラーム（ＡＬＭ）等を出力する。
【００１２】
【発明が解決しようとする課題】上記のオーバーフロー
検出回路は、アップダウンカンタを用いた構成のため、
カウント動作及びオーバーフロー検出の信頼性はクロッ
ク信号（ＷＣＬＫ及びＲＣＬＫ）の正確性に依存する。
検出回路は、アップダウンカンタを用いた構成のため、
カウント動作及びオーバーフロー検出の信頼性はクロッ
ク信号（ＷＣＬＫ及びＲＣＬＫ）の正確性に依存する。
【００１３】従って、クロック（ＷＣＬＫ又はＲＣＬ
Ｋ）にノイズが混入しクロック割れが生じた場合、ＷＥ
ＮのＬ（又はＨ）状態値を２回以上カウントすることに
なり、カウント値と実際にメモリに書き込まれているデ
ータ数とが不一致となってしまう。
Ｋ）にノイズが混入しクロック割れが生じた場合、ＷＥ
ＮのＬ（又はＨ）状態値を２回以上カウントすることに
なり、カウント値と実際にメモリに書き込まれているデ
ータ数とが不一致となってしまう。
【００１４】その結果、アラームの誤報或いは実際オー
バーフローが発生しているにも係わらずオーバーフロー
未検出のまま、そのカウント状態を維持しリード・ライ
ト動作を継続する事になる。この状態は、カウント値を
正常値に補正するノイズが再度混入し誤差分のカウント
値を相殺しない限り正常値に修正されることがないた
め、実際上補正不能である。
バーフローが発生しているにも係わらずオーバーフロー
未検出のまま、そのカウント状態を維持しリード・ライ
ト動作を継続する事になる。この状態は、カウント値を
正常値に補正するノイズが再度混入し誤差分のカウント
値を相殺しない限り正常値に修正されることがないた
め、実際上補正不能である。
【００１５】本発明は、これら問題点に鑑みなされたも
ので、ノイズの影響を受けないメモリオーバーフロー及
びアンダーフロー検出回路を提供することにある。
ので、ノイズの影響を受けないメモリオーバーフロー及
びアンダーフロー検出回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明のオーバーフロー
及びアンダーフロー検出回路は、ＦＩＦＯ型メモリのオ
ーバーフロー検出回路において、前記メモリに対する書
き込みアドレスと読み出しアドレスとを比較し一致検出
された場合に一致検出信号を出力するアドレス比較部
と、書き込み許可信号のイネーブル状態を判定するオー
バーフロー判定部とを備え、前記一致検出信号が出力さ
れた場合において、前記許可信号がイネーブル状態の場
合にオーバーフローと判定することを特徴とする。
及びアンダーフロー検出回路は、ＦＩＦＯ型メモリのオ
ーバーフロー検出回路において、前記メモリに対する書
き込みアドレスと読み出しアドレスとを比較し一致検出
された場合に一致検出信号を出力するアドレス比較部
と、書き込み許可信号のイネーブル状態を判定するオー
バーフロー判定部とを備え、前記一致検出信号が出力さ
れた場合において、前記許可信号がイネーブル状態の場
合にオーバーフローと判定することを特徴とする。
【００１７】また上記構成において、オーバーフロー判
定部に代えて、読み出し許可信号のイネーブル状態を判
定するアンダーフロー判定部を備えることで、アドレス
比較部において一致検出信号が検出され、且つ読み出し
許可信号がイネーブルと判定された場合にアンダーフロ
ーと判定するアンダーフロー検出回路を得ることができ
る。
定部に代えて、読み出し許可信号のイネーブル状態を判
定するアンダーフロー判定部を備えることで、アドレス
比較部において一致検出信号が検出され、且つ読み出し
許可信号がイネーブルと判定された場合にアンダーフロ
ーと判定するアンダーフロー検出回路を得ることができ
る。
【００１８】更に、書き込み許可信号と読み出し許可信
号のイネーブル状態を判定するオーバーフロー／アンダ
ーフロー判定部を備え、前記一致検出信号が検出された
場合であって、両許可信号のイネーブルの状態を判定す
ることでオーバーフロー及びアンダーフローを検出でき
るオーバーフロー及びアンダーフロー検出回路を得るこ
とができる。
号のイネーブル状態を判定するオーバーフロー／アンダ
ーフロー判定部を備え、前記一致検出信号が検出された
場合であって、両許可信号のイネーブルの状態を判定す
ることでオーバーフロー及びアンダーフローを検出でき
るオーバーフロー及びアンダーフロー検出回路を得るこ
とができる。
【００１９】
【発明の実施の形態】以下、本発明の一実施例について
図面を参照して説明する。
図面を参照して説明する。
【００２０】第１図に、本発明の一実施例であるオーバ
ーフロー及びアンダーフロー検出回路を用いたメモリ構
成を示す。第１図において、第２図の従来例と同一の符
号の回路は同一の構成と機能を有する。
ーフロー及びアンダーフロー検出回路を用いたメモリ構
成を示す。第１図において、第２図の従来例と同一の符
号の回路は同一の構成と機能を有する。
【００２１】すなわち、本実施例では、メモリ１の構成
及びアドレス値（ＷＡＤＤ等）とその変化は従来と全く
同一であり、アドレス値を直接比較することでオーバー
フローとアンダーフローの検出を行うオーバーフロー検
出部２の構成及びその検出動作が従来と異なる。
及びアドレス値（ＷＡＤＤ等）とその変化は従来と全く
同一であり、アドレス値を直接比較することでオーバー
フローとアンダーフローの検出を行うオーバーフロー検
出部２の構成及びその検出動作が従来と異なる。
【００２２】オーバーフロー検出回路２は、ＷＡＤＤ、
ＷＣＬＫ、ＷＥＮ、ＲＡＤＤ、ＲＣＬＫ、及びＲＥＮが
入力され、メモリ１への書き込みアドレスと読み出しア
ドレスを比較するアドレス比較部２１と、アドレス値の
比較結果とイネーブル信号（ＷＥＮとＲＥＮ）の状態値
とによりオーバーフロー・アンダーフローを判定するＯ
Ｆ／ＵＦ判定部２２とで構成される。
ＷＣＬＫ、ＷＥＮ、ＲＡＤＤ、ＲＣＬＫ、及びＲＥＮが
入力され、メモリ１への書き込みアドレスと読み出しア
ドレスを比較するアドレス比較部２１と、アドレス値の
比較結果とイネーブル信号（ＷＥＮとＲＥＮ）の状態値
とによりオーバーフロー・アンダーフローを判定するＯ
Ｆ／ＵＦ判定部２２とで構成される。
【００２３】以下に、オーバーフロー及びアンダーフロ
ーの検出動作について、図２乃至図４を用いて説明す
る。
ーの検出動作について、図２乃至図４を用いて説明す
る。
【００２４】メモリ１は、０〜Ｎ−１の範囲内で変化す
るＷＡＤＤ又はＲＡＤＤの指定の基、クロック（ＷＣＬ
Ｋ又はＲＣＬＫ）とＲＥＮで決まるタイミングで、Ｍビ
ット単位のデータが書き込み或いは読み出される。
るＷＡＤＤ又はＲＡＤＤの指定の基、クロック（ＷＣＬ
Ｋ又はＲＣＬＫ）とＲＥＮで決まるタイミングで、Ｍビ
ット単位のデータが書き込み或いは読み出される。
【００２５】アドレス信号（ＷＡＤＤ及びＲＡＤＤ）と
イネーブル信号（ＷＥＮ及びＲＥＮ）は、同時にオーバ
ーフロー検出回路２にも入力され、内部のアドレス比較
部２１に供給されＷＡＤＤとＲＡＤＤとの比較が行われ
る（Ｓ１）。比較の結果、両アドレスが一致すると、一
致検出信号２１ＳをＯＦ／ＵＦ判定部２２に出力する。
イネーブル信号（ＷＥＮ及びＲＥＮ）は、同時にオーバ
ーフロー検出回路２にも入力され、内部のアドレス比較
部２１に供給されＷＡＤＤとＲＡＤＤとの比較が行われ
る（Ｓ１）。比較の結果、両アドレスが一致すると、一
致検出信号２１ＳをＯＦ／ＵＦ判定部２２に出力する。
【００２６】ＯＦ／ＵＦ判定部２２では、ＷＥＮとＲＥ
Ｎの状態値、すなわちメモリ１へのアクセス状態を常時
監視しており（Ｓ２）、一致検出信号２１Ｓを検出した
とき、ＷＥＮがイネーブル状態の場合（ライト時）には
オーバーフロー（Ｓ３）、ＲＥＮがイネーブルの場合
（リード時）にはアンダーフローと判断し（Ｓ４）、ア
ラーム出力等を行う。
Ｎの状態値、すなわちメモリ１へのアクセス状態を常時
監視しており（Ｓ２）、一致検出信号２１Ｓを検出した
とき、ＷＥＮがイネーブル状態の場合（ライト時）には
オーバーフロー（Ｓ３）、ＲＥＮがイネーブルの場合
（リード時）にはアンダーフローと判断し（Ｓ４）、ア
ラーム出力等を行う。
【００２７】ここで、ＷＡＤＤとＲＡＤＤとの一致条件
を考えると、ＷＤＡＴＡの数とＲＤＡＴＡの数が同じ場
合と、ＷＤＡＴＡの数がＲＤＡＴＡの数よりメモリの容
量分多くなった場合、即ちＲＡＤＤ＝ＷＡＤＤ＋Ｎ（Ｎ
はメモリの容量）の関係が導き出される。しかし、後者
の場合は、読み出しデータ（ＲＤＡＴＡ）のサイクルを
超えてＷＤＡＴＡ＋Ｎとなる前にオーバーフローが検出
されるため後者の状況はあり得ず、以下の動作説明で明
らかである。
を考えると、ＷＤＡＴＡの数とＲＤＡＴＡの数が同じ場
合と、ＷＤＡＴＡの数がＲＤＡＴＡの数よりメモリの容
量分多くなった場合、即ちＲＡＤＤ＝ＷＡＤＤ＋Ｎ（Ｎ
はメモリの容量）の関係が導き出される。しかし、後者
の場合は、読み出しデータ（ＲＤＡＴＡ）のサイクルを
超えてＷＤＡＴＡ＋Ｎとなる前にオーバーフローが検出
されるため後者の状況はあり得ず、以下の動作説明で明
らかである。
【００２８】次に、図３のタイムチャートを参照しつ
つ、上記オーバーフローの検出動作を具体的に説明す
る。
つ、上記オーバーフローの検出動作を具体的に説明す
る。
【００２９】図中のデータ書き込みは、メモリ１への書
き込み動作を表すＷＥＮの状態を示し、Ｈｉｇｈ（イネ
ーブル）時に書き込みが行われているものとし、一方デ
ータ読み出しは、読み出し動作を表すＲＥＮの状態を示
すものとし、Ｈｉｇｈ（イネーブル）時に読み出し動作
中であることを表す。
き込み動作を表すＷＥＮの状態を示し、Ｈｉｇｈ（イネ
ーブル）時に書き込みが行われているものとし、一方デ
ータ読み出しは、読み出し動作を表すＲＥＮの状態を示
すものとし、Ｈｉｇｈ（イネーブル）時に読み出し動作
中であることを表す。
【００３０】メモリ１へのデータ書き込みはＷＡＤＤ値
が０番地から順次書き込まれ、Ｎ−１番地（時間Ｔ２）
まで書き込まれ、Ｔ２時点でアラームが出力されていな
いため、空き領域を有すると判断し継続して再度０番地
から書き込みが行われる。一方、データの読み出しは０
番地から順次２番地まで行なわれ、Ｔ１以降は読み出し
をストップしＲＡＤＤ値は２番地を維持している状態を
表す。
が０番地から順次書き込まれ、Ｎ−１番地（時間Ｔ２）
まで書き込まれ、Ｔ２時点でアラームが出力されていな
いため、空き領域を有すると判断し継続して再度０番地
から書き込みが行われる。一方、データの読み出しは０
番地から順次２番地まで行なわれ、Ｔ１以降は読み出し
をストップしＲＡＤＤ値は２番地を維持している状態を
表す。
【００３１】そして、２番地へデータが書き込まれた時
（時間Ｔ４）、アドレス比較部２１においてＲＡＤＤ値
が示す２番地とＷＡＤＤ値との一致が検出される。
（時間Ｔ４）、アドレス比較部２１においてＲＡＤＤ値
が示す２番地とＷＡＤＤ値との一致が検出される。
【００３２】一致検出信号２１Ｓを受けたＯＦ／ＵＦ判
定部２２では、ＷＥＮがＨｉｇｈ状態であることからオ
ーバーフローと判定する。
定部２２では、ＷＥＮがＨｉｇｈ状態であることからオ
ーバーフローと判定する。
【００３３】次に、図４のタイムチャートを参照しつ
つ、アンダーフローの検出動作を具体的に説明する メモリ１へのデータ書き込みは０番地から順次書き込ま
れ、５番地まで書き込まれる（時間Ｑ１）。データの読
み出しは、０から順次読み出される そして、５番地まで読み出された時点（Ｑ２）で、アド
レス比較部２１においてＲＡＤＤ値が示す２番地とＷＡ
ＤＤ値との一致が検出される。
つ、アンダーフローの検出動作を具体的に説明する メモリ１へのデータ書き込みは０番地から順次書き込ま
れ、５番地まで書き込まれる（時間Ｑ１）。データの読
み出しは、０から順次読み出される そして、５番地まで読み出された時点（Ｑ２）で、アド
レス比較部２１においてＲＡＤＤ値が示す２番地とＷＡ
ＤＤ値との一致が検出される。
【００３４】一致検出信号２１Ｓを受けたＯＦ／ＵＦ判
定部２２では、ＲＥＮがＨｉｇｈ状態であることから、
アンダーフローと判定する。
定部２２では、ＲＥＮがＨｉｇｈ状態であることから、
アンダーフローと判定する。
【００３５】上述の如く、イネーブル信号（ＷＥＮとＲ
ＥＮ）の状態値とによりオーバーフロー・アンダーフロ
ーを判定するＯＦ／ＵＦ判定部２２をアドレス比較部と
共に設けることで、オーバーフロー／アンダーフローの
双方を検出することでができるが、ＷＥＮの状態値のみ
を検出する判定部とすることでオーバーフローを検出す
るオーバーフロー検出回路が得られ、ＲＥＮの状態値の
みを検出する判定部とすることでアンダーフローを検出
するアンダーフロー検出回路が得られることは言うまで
もない。
ＥＮ）の状態値とによりオーバーフロー・アンダーフロ
ーを判定するＯＦ／ＵＦ判定部２２をアドレス比較部と
共に設けることで、オーバーフロー／アンダーフローの
双方を検出することでができるが、ＷＥＮの状態値のみ
を検出する判定部とすることでオーバーフローを検出す
るオーバーフロー検出回路が得られ、ＲＥＮの状態値の
みを検出する判定部とすることでアンダーフローを検出
するアンダーフロー検出回路が得られることは言うまで
もない。
【００３６】
【発明の効果】本発明によるオーバーフロー検出回路で
は、書き込みアドレスと読み出しアドレスを直接比較す
るため、ＣＬＫに異常が発生したとしても、アドレス値
には影響がなく、メモリ１の実際の空き容量とオーバー
フロー検出部２で検出されたメモリ空き容量とに不一致
が起きることがなく、常に正しいオーバーフローの検出
が可能である。
は、書き込みアドレスと読み出しアドレスを直接比較す
るため、ＣＬＫに異常が発生したとしても、アドレス値
には影響がなく、メモリ１の実際の空き容量とオーバー
フロー検出部２で検出されたメモリ空き容量とに不一致
が起きることがなく、常に正しいオーバーフローの検出
が可能である。
【図１】本発明の一実施例に係るオーバーフロー及びア
ンダーフロー検出回路を用いたメモリ構成。
ンダーフロー検出回路を用いたメモリ構成。
【図２】本発明の一実施例に係るオーバーフロー／アン
ダーフロー検出のフローチャート。
ダーフロー検出のフローチャート。
【図３】本発明の一実施例に係るオーバーフロー検出時
を表すタイムチャート。
を表すタイムチャート。
【図４】本発明の一実施例に係るアンダーフロー検出時
を表すタイムチャート。
を表すタイムチャート。
【図５】ＯＮＵ装置がＡＴＭ ＳＬＴシステムに使用さ
れるシステムの概略図
れるシステムの概略図
【図６】従来のＦＩＦＯ型メモリのオーバーフロー検出
回路
回路
１ メモリ部 ２，３ オーバーフロー検出部
Claims (3)
- 【請求項１】 ＦＩＦＯ型メモリのオーバーフロー検出
回路において、前記メモリに対する書き込みアドレスと
読み出しアドレスとを比較し一致検出された場合に一致
検出信号を出力するアドレス比較部と、書き込み許可信
号のイネーブル状態を判定するオーバーフロー判定部と
を備え、前記一致検出信号が出力された場合において、
前記許可信号がイネーブル状態の場合にオーバーフロー
と判定することを特徴とするオーバーフロー検出回路。 - 【請求項２】 ＦＩＦＯ型メモリのアンダーフロー検出
回路において、前記メモリに対する書き込みアドレスと
読み出しアドレスとを比較し一致検出された場合に一致
検出信号を出力するアドレス比較部と、読み出し許可信
号のイネーブル状態を判定するアンダーフロー判定部と
を備え、前記一致検出信号が出力された場合において、
書き込み許可信号がイネーブル状態の場合にオーバーフ
ローと判定することを特徴とするアンダーフロー検出回
路。 - 【請求項３】 ＦＩＦＯ型メモリのオーバーフロー及び
アンダーフロー検出回路において、前記メモリに対する
書き込みアドレスと読み出しアドレスとを比較し一致検
出された場合に一致検出信号を出力するアドレス比較部
と、書き込み及び読み出し許可信号のイネーブル状態を
判定するオーバーフロー／アンダーフロー判定部とを備
え、前記一致検出信号が出力された場合において、書き
込み許可信号がイネーブル状態の場合にオーバーフロー
と判定し、読み出し許可信号がイネーブル状態の場合に
アンダーフローと判定することを特徴とするオーバーフ
ロー及びアンダーフロー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9277797A JPH11122308A (ja) | 1997-10-09 | 1997-10-09 | オーバーフロー及びアンダーフロー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9277797A JPH11122308A (ja) | 1997-10-09 | 1997-10-09 | オーバーフロー及びアンダーフロー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122308A true JPH11122308A (ja) | 1999-04-30 |
Family
ID=17588425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9277797A Pending JPH11122308A (ja) | 1997-10-09 | 1997-10-09 | オーバーフロー及びアンダーフロー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11122308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003530735A (ja) * | 1999-11-15 | 2003-10-14 | サン・マイクロシステムズ・インコーポレイテッド | リングバッファフローエラーの検出のための方法および装置 |
| JP2012105455A (ja) * | 2010-11-10 | 2012-05-31 | Hitachi Industrial Equipment Systems Co Ltd | モータ制御装置 |
-
1997
- 1997-10-09 JP JP9277797A patent/JPH11122308A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003530735A (ja) * | 1999-11-15 | 2003-10-14 | サン・マイクロシステムズ・インコーポレイテッド | リングバッファフローエラーの検出のための方法および装置 |
| JP2012105455A (ja) * | 2010-11-10 | 2012-05-31 | Hitachi Industrial Equipment Systems Co Ltd | モータ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031118 |