JPH08213976A - クロック乗り換え回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、クロック乗り換え回路に関し、不
正常な語長の情報を確実に廃棄することを目的とする。 【構成】 記憶手段１１と、時間軸上でビット列の基準
となる第一のクロックとそのビット列の先頭を示す第一
の同期信号との何れかに同期して、記憶手段１１にその
ビット列を書き込む書き込み制御手段１３と、記憶手段
１１の後段の時間基準となる第二のクロックと、そのク
ロックに同期した先頭を示す第二の同期信号との何れか
に同期して、記憶手段１１に書き込まれたビット列を読
み出す読み出し制御手段１５とを備えたクロック乗り換
え回路において、第一の同期信号と第二の同期信号との
位相差と閾値との大小関係を判定する判定手段１７を備
え、書き込み制御手段１３には、その大小関係に応じて
書き込みあるいは記憶手段１１の書き込みアドレスの更
新を省略する手段を有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックに同期して与
えられる情報を取り込み、そのクロックに非同期のクロ
ックに対して同期をとるクロック乗り換え回路に関す
る。

【０００２】

【従来の技術】近年、ＡＴＭ交換機のように百メガビッ
ト／秒以上のビットレートで伝送されるビット列を取り
込んで所定の処理を施すディジタル伝送機器では、回路
を構成する各段およびこれらの段間において信号が通過
すべき線路長がそのビットレートの逆数に対して無視で
きない大きな値となるために、例えば、機器を構成する
ユニットの入出力段だけではなくそのユニットの段毎に
個別に、クロックとの同期を取り直す（以下では、「ク
ロックの乗り換え」という。）ことにより、動作の安定
化がはかられる。

【０００３】また、このような機器を構成するＬＳＩ等
では、そのチップ上に配置された回路ブロック毎に同様
の同期がとられ、かつ素子の動作速度の上限を越えた高
速のビットレートに適応するために、クロックの乗り換
えに並行して直並列変換が行われる。図４は、従来のク
ロック乗り換え回路の構成例を示す図である。

【０００４】図において、直並列変換部４１の入力ＤＩ
にはセル単位のディジタル情報を示すビット列が与えら
れ、その出力ＳＰＤはメモリ４２の入力Ｉに接続され
る。メモリ４２の出力Ａは後段に配置された回路の入力
に接続される。直並列変換部４１の制御入力ＦＲＩに
は、セルの先頭タイミングを示すタイミング信号が与え
られる。直並列変換部４１の第一の制御出力ＳＰＦＲは
メモリ４２の入力（上述した入力Ｉの一部として含まれ
る。）と制御部４３のフレーム入力ＦＲＩとに接続さ
れ、直並列変換部４１のクロック入力ＨＣＫおよび制御
部４３の第一のクロック入力ＨＣＫにはハイウエイクロ
ックが与えられる。直並列変換部４１の分周出力ＨＷ３
の出力は制御部４３の第二のクロック入力ＨＷ３に接続
され、その制御部の第三のクロック入力ＳＣＫとエラー
検出部４４の第一のクロック入力ＳＣＫにはシステムク
ロックが与えられる。制御部４３の第四のクロック入力
ＳＣＫ３およびエラー検出部４４の第二のクロック入力
ＳＣＫ３とには、上述したシステムクロックが３分周さ
れたもの（以下、単に「分周システムクロック」とい
う。）が与えられる。制御部４３のライトアドレス出力
ＷＡはメモリ４２およびエラー検出部４４のライトアド
レス入力ＷＡに接続され、制御部４３のリードトアドレ
ス出力ＲＡはメモリ４２およびエラー検出４４のリード
アドレス入力ＲＡに接続される。エラー検出部４４のエ
ラー出力ＥＲＲは制御部４３のエラー入力ＥＲＲに接続
され、制御部４３の書き込みクロック出力ＣＫＷ、読み
出しクロック出力ＣＫＲ、インヒビット出力ＩＨ、メモ
リイネーブル出力ＲＥおよびライトイネーブル出力ＷＥ
は、それぞれメモリ４２の対応する入力ＣＫＷ、ＣＫ
Ｒ、ＩＨ、ＲＥ、ＷＥに接続される。直並列変換部４
１、メモリ４２、制御部４３およびエラー検出部４４の
リセット入力ＲＳＴには、リセット信号ＲＳＴが与えら
れる。

【０００５】このような構成の従来例では、直並列変換
部４１は、立ち上げと同時に与えられるリセット信号Ｒ
ＳＴに応じて起動され、かつハイウエイクロックに同期
して上述したビット列を取り込んで所定長（ここでは、
簡単のため３ビットとする。）の並列情報に順次変換す
る。さらに、直並列変換部４１は、上述したタイミング
信号を取り込んでハイウエイクロックとの同期をとり
（以下、このような同期の下で得られる制御信号を「副
タイミング信号」という。）、かつそのハイウエイクロ
ックを上述した所定長に等しい分周比（＝３）で分周す
る（以下、このような分周の下で生成されたハイウエイ
クロックを「分周クロック」という。）。

【０００６】制御部４３は、同様にリセット信号ＲＳＴ
に応じて起動されてハイウエイクロックに同期して上述
した副タイミング信号と分周クロックとを取り込み、こ
れらの副タイミング信号と分周クロックとに同期してメ
モリ４２の書き込みにかわる書き込みアドレスＷＡと後
述の制御信号とを予め決められたタイミングで生成す
る。

【０００７】また、制御部４３は、システムクロックと
分周システムクロックとに同期してメモリ４２の書き込
みおよび読み出しにかかわる読み出しアドレスＲＡおよ
び後述の制御信号を予め決められたタイミングで生成す
る。なお、上述したメモリ４２の書き込みおよび読み出
しにかかわる制御信号は、そのメモリに対するアクセス
が有効であるか否かを示すメモリイネーブル信号ＲＥ、
書き込みおよび読み出しを共に規制するインヒビット信
号ＩＨ、書き込みアドレスＷＡが有効な期間を示すライ
トイネーブル信号ＷＥ、書き込みのタイミングを前縁
（あるいは後縁）で示す書き込みクロックＣＫＷ、読み
出しのタイミングを前縁（あるいは後縁）で示す読み出
しクロックＣＫＲから構成される。

【０００８】また、これら信号にかかわる制御部４３お
よびメモリ４２の入出力端子については、上述したよう
に個々の信号名と同じ識別名を付与して示し、ここでは
各これらの対応関係にかかわる説明を省略する。さら
に、制御部４３は、書き込みおよび読み出しを行う度に
それぞれ書き込みアドレスおよび読み出しアドレスを順
次インクリメント（あるいはデクリメント）する更新処
理を行う。

【０００９】このようにメモリ４２では、その記憶領域
にハイウエイクロックに同期して並列情報および副タイ
ミング信号が順次リサイクリックに書き込まれ、このよ
うにして書き込まれた並列情報および副タイミング信号
はシステムクロックに同期して並行して順次読み出され
る。

【００１０】したがって、メモリ４２の出力では、互い
に非同期のハイウエイクロックとシステムクロックとの
間の位相（周波数）の差とハイウエイクロックのジッタ
に起因したタイミングの位相変動とが吸収され、かつシ
ステムクロックに同期した並列情報とタイミング信号と
が得られる。また、エラー検出部４４は、上述した書き
込みアドレスと読み出しアドレスとを常時監視し、両者
の関係が予め決められた状態（例えば、両者が一致し
た。）となったときにエラー信号ＥＲＲを送出する。制
御部４３は、このようなエラー信号ＥＲＲが与えられる
と、メモリ４２の読み出しにかかわる制御信号の送出を
所定の回数（ここでは、簡単のため「１回」とする。）
に渡って保留し、かつ並行して読み出しアドレスをイン
クリメント（あるいはデクリメント）する更新処理を保
留する。

【００１１】したがって、ハイウエイクロックの周波数
がシステムクロックの周波数以下である場合には、両ク
ロック間の位相ズレに起因する並列情報およびタイミン
グ信号の欠落（以下、「スリップ」という。）が回避さ
れる。なお、上述した従来例では、ビット列として与え
られるセルの長さは一定であるものと仮定する。

【００１２】

【発明が解決しようとする課題】しかし、このような従
来例では、上述したスリップや伝送品質の劣化その他に
起因して正規の長さより短くなったり長くなった不正常
なセルについても、メモリ４２の書き込みと読み出しと
が行われるために、そのメモリの後段に不正規の並列情
報やタイミング信号が廃棄されずに伝達されていた。

【００１３】したがって、このような従来例の後段で
は、上述した不正常の並列情報や副タイミング信号を廃
棄したり訂正する手段が必須となり、ハードウエアの構
成が複雑となってコスト高であった。

【００１４】また、例えば、ＡＴＭ交換機に搭載された
ＬＳＩのように、上述した不正常なセルも蓄積交換の対
象となるものでは、その蓄積交換に要するメモリの容量
の算定に際してこのような不正常なセルも見積もり対象
となるが、性能の劣化を回避することはできなかった。
本発明は、不正常な語長の情報を確実に廃棄できるクロ
ック乗り換え回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】請求項１に記載の発明
は、フレームあるいはセルを構成するビット列が書き込
み対象の情報として与えられて読み書きが可能である記
憶手段１１と、時間軸上におけるビット列の基準となる
第一のクロックとフレームあるいはセルの先頭または末
尾の時点を示す第一の同期信号との何れか一方に同期し
て、記憶手段１１に対するそのビット列の書き込みを行
う書き込み制御手段１３と、記憶手段１１の後段に時間
軸上の基準を与える第二のクロックと、その第二のクロ
ックに同期して先頭または末尾の時点を示す第二の同期
信号との何れか一方に同期して、書き込み制御手段１３
によって記憶手段１１に書き込まれたビット列を順次読
み出す読み出し制御手段１５とを備えたクロック乗り換
え回路において、第一の同期信号と第二の同期信号との
位相差を求め、その位相差と予め与えられた閾値との大
小関係を判定する判定手段１７を備え、書き込み制御手
段１３には、判定手段１７によって判定された大小関係
に応じて書き込みあるいは記憶手段１１の書き込みアド
レスの更新を省略する手段を有することを特徴とする。

【００１６】請求項２に記載の発明は、フレームあるい
はセルを構成するビット列をそのビット列の時間軸上の
基準を与える第一のクロックに同期して取り込み、かつ
直並列変換して並列情報を得る直並列変換手段２１と、
直並列変換手段２１によって得られた並列情報が書き込
み対象の情報として与えられて読み書きが可能である記
憶手段２３と、第一のクロックとフレームあるいはセル
の先頭または末尾の時点を示す第一の同期信号との何れ
か一方に同期して、直並列変換手段２１によって得られ
た並列情報の記憶手段２３に対する書き込みを行う書き
込み制御手段２５と、記憶手段２３の後段に時間軸上の
基準を与える第二のクロックと、その第二のクロックに
同期した先頭または末尾の時点を示す第二の同期信号と
の何れか一方に同期して、書き込み制御手段２５によっ
て記憶手段２３に書き込まれた並列情報を順次読み出す
読み出し制御手段２７とを備えたクロック乗り換え回路
において、第一の同期信号と第二の同期信号との位相差
を求め、その位相差と予め与えられた閾値との大小関係
を判定する判定手段２９を備え、書き込み制御手段２５
には、判定手段２９によって判定された大小関係に応じ
て書き込みあるいは記憶手段２３の書き込みアドレスの
更新を省略する手段を有することを特徴とする。

【００１７】

【作用】請求項１に記載の発明にかかわるクロック乗り
換え回路では、記憶手段１１には、フレームあるいはセ
ルを構成するビット列が第一のクロックに同期して与え
られる。このようなフレームやセルは、これらの先頭や
末尾の時点を示す第一の同期信号あるいは上述した第一
のクロックに同期して書き込み制御手段１３によって記
憶手段１１に書き込まれる。読み出し制御手段１５は、
記憶手段１１の後段に時間軸上の基準を与える第二のク
ロックと、そのクロックに同期して上述したフレームや
セルの先頭や末尾の時点を示す第二の同期信号との何れ
かに同期して記憶手段１１の読み出しを行い、その記憶
手段に書き込み制御手段１３によって書き込まれたビッ
ト列を順次読み出して後段に与える。したがって、互い
に非同期の関係にある第一のクロックと第二のクロック
とに個別に同期して作動する段間において、フレームや
セルについて両クロック間の乗り換えが行われる。

【００１８】ところで、記憶手段１１に与えられるフレ
ームやセルの語長はそのフレームやセルの伝送路の伝送
特性の変動等に起因して増減し、その増減に伴って上述
した第一の同期信号の位相が変動する。判定手段１７は
このようにして位相が変動し得る第一の同期信号と上述
した第二の同期信号との位相差を求め、その位相差が予
め決められた閾値との大小関係を判定する。さらに、書
き込み制御手段１３は、このような判定の結果に基づい
て記憶手段１１に対する書き込みあるいは記憶手段１１
の書き込みアドレスの更新を省略する。

【００１９】したがって、不正規の語長を有するフレー
ムやセルが記憶手段１１の前段で廃棄され、その記憶手
段１１の後段において従来行われていたこのようなフレ
ームやセルの廃棄処理や訂正処理が不要となる。請求項
２に記載の発明にかかわるクロック乗り換え回路では、
直並列変換手段２１は、フレームあるいはセルを構成す
るビット列をそのビット列の時間軸上の基準を与える第
一のクロックに同期して取り込み、かつ直並列変換して
並列情報を得る。さらに、このような並列情報は、記憶
手段２３に書き込み対象として与えられる。また、この
ような並列情報は、上述したフレームやセルの先頭の時
点を示す第一の同期信号あるいは上述した第一のクロッ
クに同期して書き込み制御手段２５によって記憶手段２
３に書き込まれる。読み出し制御手段２７は、記憶手段
２３の後段に時間軸上の基準を与える第二のクロック
と、そのクロックに同期して上述したフレームやセルの
先頭や末尾の時点を示す第二の同期信号との何れかに同
期して記憶手段２３の読み出しを行い、その記憶手段に
書き込み制御手段２５によって書き込まれたビット列を
順次読み出して後段に与える。したがって、互いに非同
期の関係にある第一のクロックと第二のクロックとに個
別に同期して動作する段間において、フレームやセルに
ついて両クロック間の乗り換えが行われる。

【００２０】ところで、記憶手段１１に与えられるフレ
ームやセルの語長はそのフレームやセルの伝送路の伝送
特性の変動等に起因して増減し、その増減に伴って上述
した第一の同期信号の位相が変動する。判定手段２９は
このようにして位相が変動し得る第一の同期信号と上述
した第二の同期信号との位相差を求め、その位相差が予
め決められた閾値との大小関係を判定する。さらに、書
き込み制御手段２５は、このような判定の結果に基づい
て記憶手段２３に対する書き込みあるいは記憶手段２３
の書き込みアドレスの更新を省略する。

【００２１】したがって、不正規の語長を有するフレー
ムやセルが記憶手段２３の前段で廃棄され、その記憶手
段２３の後段において従来行われていたこのようなフレ
ームやセルの廃棄処理や訂正処理が不要となる。

【００２２】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。

【００２３】図３は、請求項１、２に記載の発明に対応
した実施例を示す図である。図において、図４に示すも
のと機能および構成が同じものについては、同じ参照番
号を付与して示し、ここではその説明を省略する。本発
明の特徴とする構成は、本実施例では、制御部４３に代
えて制御部３１が備えられ、直並列変換部４１と制御部
３１との間に合否判定部３２が備えられた点にある。

【００２４】合否判定部３２では、タイミング監視入力
ＦＲＩに直並列変換部４１の監視出力ＦＲＬＥＮが接続
されて判定出力ＦＲＥＮが制御部３１の対応した入力Ｆ
ＲＥＮに接続され、かつ第一ないし第三のクロック入力
ＨＣＫ、ＳＣＫ、ＳＣＫ３およびリセット入力ＲＳＴ
に、ハイウエイクロック、システムクロック、分周シス
テムクロックおよびリセット信号ＲＳＴが与えられる。

【００２５】なお、本実施例と図１および図２に示すブ
ロック図との対応関係については、メモリ４２は記憶手
段１１、２３に対応し、制御部３１は書き込み制御手段
１３、２５および読み出し制御手段１５、２７に対応
し、合否判定部３２は判定手段１７に対応し、直並列変
換部４１は直並列変換手段２１に対応する。以下、本実
施例の動作を説明する。

【００２６】直並列変換部４１は、図４に示す従来例と
同様にして副タイミング信号を生成し、かつ並行してタ
イミング信号を取り込んでハイウエイクロックとの同期
を再度とり直すことによりリタイミング信号を生成す
る。

【００２７】合否判定部３２は、セルの語長（例えば、
ハイウエイクロックの２７周期で与えられる。）毎に上
述したリタイミング信号の論理値を求め、かつハイウエ
イクロックとシステムクロックとの乗り換えを行った後
に分周システムクロックとの同期をとることにより、そ
の論理値を示す判定信号を反復して出力する。このよう
な判定信号の位相については、リタイミング信号が生成
される元となったタイミング信号がセルの先頭を示す信
号であるから、ハイウエイクロックとシステムクロック
との間の位相差に起因したスリップが生じない場合には
確実にそのセルの先頭タイミングを与えるが、反対にス
リップが生じた場合には分周システムクロックに対して
位相がシフトする。

【００２８】制御部３１は、このような判定信号を取り
込んで分周システムクリックの前縁（あるいは後縁）の
タイミングにおける論理値を判定し、その論理値がセル
の先頭タイミングを示すものであるか否か判定する。さ
らに、制御部３１は、このような判定の結果が「真」で
ある場合には従来例と同様にして、システムクロックと
分周システムクロックとに同期してメモリ４２の書き込
みおよび読み出しにかかわるアドレスおよび制御信号を
生成する。しかし、その判定の結果が「偽」である場合
には、制御部３１は、メモリ４２の書き込みにかかわる
制御信号の送出を１回のみ保留し、かつ書き込みアドレ
スをインクリメント（あるいはデクリメント）する処理
を保留する。

【００２９】このように本実施例によれば、スリップ等
に起因して生じた不正規な語長のセルについて、メモリ
４２に対する書き込みが規制されて廃棄が行われるの
で、そのメモリの後段に配置された回路等では、語長が
正規であるセルのみについて所定の処理を行うことがで
き、かつ従来例で必須であったこのようなセルの廃棄や
訂正にかかわる手段が不要となってハードウエアの構成
が簡略化可能となる。

【００３０】なお、本実施例では、ビット列が直並列変
換部４１によって直並列変換されているが、本発明はこ
のような構成に限定されず、メモリ４２の書き込みおよ
び読み出しにかかわるアクセスタイムの範囲内で後段と
のクロックの乗り換えが可能であるならば、直並列変換
部４１を含まずに構成可能である。

【００３１】また、本実施例では、メモリ４２としてラ
ンダムアクセスメモリが用いられているが、本発明はこ
のようなメモリに限定されず、例えば、書き込みと読み
出しとが非同期に可能であって所望の速度でアクセス可
能であり、かつハイウエイクロックの位相の最大シフト
量とシステムクロックの位相および周波数の安定性に適
応したサイズの記憶領域を有するならば、例えば、レジ
スタファイルやＦＩＦＯも適用可能である。

【００３２】さらに、本実施例では、エラー検出部４４
がメモリ４２に与えられる書き込みアドレスと読み出し
アドレスとを比較することにより、ハイウエイクロック
とシステムクロックとの間の位相ズレに起因した並列情
報等の欠落が回避されているが、本発明はこのようなエ
ラー検出部を含まない構成のクロック乗り換え回路にも
同様に適用可能である。

【００３３】また、本実施例では、請求項１および請求
項２に記載の書き込み制御手段と読み出し制御手段が共
に制御部３１によって構成されているが、本発明はこの
ような構成に限定されず、これらの手段に個別に対応し
た回路を用いてもよい。さらに、本実施例では、直並列
変換部４１が３ビットの語長の並列情報にセルを直並列
変換しているが、本発明はこのような語長の如何にかか
わらず適用可能である。

【００３４】また、本実施例では、セルの語長が「２
７」となっているが、その値が定数であれば、本発明は
どのような語長についても適用可能である。

【００３５】

【発明の効果】上述したように請求項１および請求項２
に記載の発明では、第一のクロックと第二のクロックと
の位相差を吸収する記憶手段の前段において、伝送路の
伝送特性の変動等に起因して生じた不正規な語長のフレ
ームやセルが廃棄される。

【００３６】したがって、本発明にかかわるクロック乗
り換え回路の後段に配置された回路やユニットでは、従
来例に比較して、語長が不正規なフレームやセルを廃棄
したり誤り訂正を行う処理が不要となってハードウエア
構成が簡略化されて低廉化がはかられ、かつ伝送品質や
信頼性が高められる。

【図面の簡単な説明】

【図１】請求項１に記載の発明の原理ブロック図であ
る。

【図２】請求項２に記載の発明の原理ブロック図であ
る。

【図３】請求項１、２に記載の発明に対応した実施例を
示す図である。

【図４】従来のクロック乗り換え回路の構成例を示す図
である。

【符号の説明】

１１、２３ 記憶手段 １３、２５ 書き込み制御手段 １５、２７ 読み出し制御手段 １７、２９ 判定手段 ２１ 直並列変換手段 ３１、４３ 制御部 ３２ 合否判定部 ４１ 直並列変換部 ４２ メモリ ４４ エラー検出部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 フレームあるいはセルを構成するビット
   列が書き込み対象の情報として与えられて読み書きが可
   能である記憶手段と、 前記ビット列の時間軸上の基準となる第一のクロックと
   前記フレームあるいはセルの先頭または末尾の時点を示
   す第一の同期信号との何れか一方に同期して、前記記憶
   手段に対するそのビット列の書き込みを行う書き込み制
   御手段と、 前記記憶手段の後段に時間軸上の基準を与える第二のク
   ロックと、その第二のクロックに同期して前記先頭また
   は末尾の時点を示す第二の同期信号との何れか一方に同
   期して、前記書き込み制御手段によって前記記憶手段に
   書き込まれたビット列を順次読み出す読み出し制御手段
   とを備えたクロック乗り換え回路において、 前記第一の同期信号と前記第二の同期信号との位相差を
   求め、その位相差と予め与えられた閾値との大小関係を
   判定する判定手段を備え、 前記書き込み制御手段には、 前記判定手段によって判定された大小関係に応じて前記
   書き込みあるいは前記記憶手段の書き込みアドレスの更
   新を省略する手段を有することを特徴とするクロック乗
   り換え回路。
2. 【請求項２】 フレームあるいはセルを構成するビット
   列をそのビット列の時間軸上の基準を与える第一のクロ
   ックに同期して取り込み、かつ直並列変換して並列情報
   を得る直並列変換手段と、 前記直並列変換手段によって得られた並列情報が書き込
   み対象の情報として与えられて読み書きが可能である記
   憶手段と、 前記第一のクロックと前記フレームあるいはセルの先頭
   または末尾の時点を示す第一の同期信号との何れか一方
   に同期して、前記直並列変換手段によって得られた並列
   情報の前記記憶手段に対する書き込みを行う書き込み制
   御手段と、 前記記憶手段の後段に時間軸上の基準を与える第二のク
   ロックと、その第二のクロックに同期した前記先頭また
   は末尾の時点を示す第二の同期信号との何れか一方に同
   期して、前記書き込み制御手段によって前記記憶手段に
   書き込まれた並列情報を順次読み出す読み出し制御手段
   とを備えたクロック乗り換え回路において、 前記第一の同期信号と前記第二の同期信号との位相差を
   求め、その位相差と予め与えられた閾値との大小関係を
   判定する判定手段を備え、 前記書き込み制御手段には、 前記判定手段によって判定された大小関係に応じて前記
   書き込みあるいは前記記憶手段の書き込みアドレスの更
   新を省略する手段を有することを特徴とするクロック乗
   り換え回路。