JPH1013398A - 並列データ位相同期回路 - Google Patents
並列データ位相同期回路Info
- Publication number
- JPH1013398A JPH1013398A JP8165412A JP16541296A JPH1013398A JP H1013398 A JPH1013398 A JP H1013398A JP 8165412 A JP8165412 A JP 8165412A JP 16541296 A JP16541296 A JP 16541296A JP H1013398 A JPH1013398 A JP H1013398A
- Authority
- JP
- Japan
- Prior art keywords
- parallel data
- data
- signal
- read
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 複数の並列転送データ間の位相差を、ＦＩＦ
Ｏメモリにて吸収するデータ間位相同期回路において、
転送データの符号化復号化を行うことなく、またハード
を簡単化して実現すること。 【解決手段】 データ間のスキューをスキュー測定回路
２７１で測定し、このスキュー時間差を、最初にＦＩＦ
Ｏメモリへ書込みが開始されるデータの到達時間に加え
て、各ＦＩＦＯメモリ２３１〜２３ｎの読出しを開始タ
イミング（ＲＥ）とする。
Ｏメモリにて吸収するデータ間位相同期回路において、
転送データの符号化復号化を行うことなく、またハード
を簡単化して実現すること。 【解決手段】 データ間のスキューをスキュー測定回路
２７１で測定し、このスキュー時間差を、最初にＦＩＦ
Ｏメモリへ書込みが開始されるデータの到達時間に加え
て、各ＦＩＦＯメモリ２３１〜２３ｎの読出しを開始タ
イミング（ＲＥ）とする。
Description
【０００１】
【発明の属する技術分野】本発明は並列データ位相同期
回路に関し、特に伝送路の遅延時間差や入力側と出力側
とのデータ転送速度の差を吸収して並列データ間の同期
をとるための並列データ位相同期回路に関するものであ
る。
回路に関し、特に伝送路の遅延時間差や入力側と出力側
とのデータ転送速度の差を吸収して並列データ間の同期
をとるための並列データ位相同期回路に関するものであ
る。
【０００２】
【従来の技術】一般に、並列データ伝送においては、こ
れ等並列データの各々を伝送する各伝送路間の遅延時間
差や、入力側と出力側とのデータ転送速度の差を吸収し
て、これ等並列データ間の位相同期をとることが必要と
なる。特に、並列コンピュータのクラスタ間のデータ転
送方式において、この並列データ間の位相同期が必要で
ある。
れ等並列データの各々を伝送する各伝送路間の遅延時間
差や、入力側と出力側とのデータ転送速度の差を吸収し
て、これ等並列データ間の位相同期をとることが必要と
なる。特に、並列コンピュータのクラスタ間のデータ転
送方式において、この並列データ間の位相同期が必要で
ある。
【０００３】この様な並列データ間の位相同期回路の例
として、特開平３−１４９３３１号公報に開示のものが
ある。この例においては、入力側と出力側とのデータ転
送速度の差を吸収するためのハードウェアとして、先入
れ先出し方式のＦＩＦＯメモリが用いられている。この
回路のブロック図を図６に引用して示している。
として、特開平３−１４９３３１号公報に開示のものが
ある。この例においては、入力側と出力側とのデータ転
送速度の差を吸収するためのハードウェアとして、先入
れ先出し方式のＦＩＦＯメモリが用いられている。この
回路のブロック図を図６に引用して示している。
【０００４】図６を参照すると、送信回路１と受信回路
２との間において、ｎ個（ｎは２以上の整数）の並列デ
ータが、各伝送路１２１〜１２ｎを介して転送される場
合が示されている。送信回路１はｎ個のＣＭＩ符号化部
（ＣＯＤ）１０１〜１０ｎと、ｎ個のトランスミッタ
（ＴＲ）１１１〜１１ｎと、周期Ｔ毎にフレーム信号を
発生するフレーム発生部（ＦＧＮ）１０とにより構成さ
れ、入力端子ＳＤ１〜ＳＤｎにはクロックＣＫ１に同期
して転送すべきデータが並列に供給される。
２との間において、ｎ個（ｎは２以上の整数）の並列デ
ータが、各伝送路１２１〜１２ｎを介して転送される場
合が示されている。送信回路１はｎ個のＣＭＩ符号化部
（ＣＯＤ）１０１〜１０ｎと、ｎ個のトランスミッタ
（ＴＲ）１１１〜１１ｎと、周期Ｔ毎にフレーム信号を
発生するフレーム発生部（ＦＧＮ）１０とにより構成さ
れ、入力端子ＳＤ１〜ＳＤｎにはクロックＣＫ１に同期
して転送すべきデータが並列に供給される。
【０００５】受信回路２はｎ個のレシーバ（ＲＣ）２１
〜２ｎと、ｎ個のビット同期部（ＢＳＹＮ）３１〜３ｎ
と、ｎ個のＣＭＩ復号化部（ＤＥＣ）４１〜４ｎと、ｎ
個の位相同期部（ＰＳＹＮ）５１〜５ｎとからなり、伝
送路１２１〜１２ｎから受信されたｎ個のＣＭＩ符号化
信号を復号化して、クロックＣＫ２により互いに位相同
期をとった後ｎ個の並列データＲＤ１〜ＲＤｎとして出
力するようになっている。
〜２ｎと、ｎ個のビット同期部（ＢＳＹＮ）３１〜３ｎ
と、ｎ個のＣＭＩ復号化部（ＤＥＣ）４１〜４ｎと、ｎ
個の位相同期部（ＰＳＹＮ）５１〜５ｎとからなり、伝
送路１２１〜１２ｎから受信されたｎ個のＣＭＩ符号化
信号を復号化して、クロックＣＫ２により互いに位相同
期をとった後ｎ個の並列データＲＤ１〜ＲＤｎとして出
力するようになっている。
【０００６】送信回路１では、ｎ本の並列データをクロ
ックＣＫ１の周波数でＣＭＩ符号化部１０１〜１０ｎに
て夫々ＣＭＩ符号化し、トランスミッタ１１１〜１１ｎ
を夫々介して各伝送路１２１〜１２ｎへ出力する。この
時、フレーム発生部１０では、クロックＣＫ１の周波数
に同期して周期Ｔ毎にフレーム信号を生成して符号化部
１０１〜１０ｎへ出力している。
ックＣＫ１の周波数でＣＭＩ符号化部１０１〜１０ｎに
て夫々ＣＭＩ符号化し、トランスミッタ１１１〜１１ｎ
を夫々介して各伝送路１２１〜１２ｎへ出力する。この
時、フレーム発生部１０では、クロックＣＫ１の周波数
に同期して周期Ｔ毎にフレーム信号を生成して符号化部
１０１〜１０ｎへ出力している。
【０００７】受信回路２では、伝送路１２１〜１２ｎよ
り入力された並列ＣＭＩ符号をレシーバ２１〜２ｎにて
夫々受信し、ビット同期部３１〜３ｎへ夫々供給する。
このビット同期部３１〜３ｎでは、各ビット毎にクロッ
クＣＫ２に同期させつつ並列データを出力する。これ等
ビット同期された並列データはＣＭＩ復号化部４１〜４
ｎにおいてＮＲＺ信号に夫々変換され、位相同期部５１
〜５ｎへ夫々入力される。
り入力された並列ＣＭＩ符号をレシーバ２１〜２ｎにて
夫々受信し、ビット同期部３１〜３ｎへ夫々供給する。
このビット同期部３１〜３ｎでは、各ビット毎にクロッ
クＣＫ２に同期させつつ並列データを出力する。これ等
ビット同期された並列データはＣＭＩ復号化部４１〜４
ｎにおいてＮＲＺ信号に夫々変換され、位相同期部５１
〜５ｎへ夫々入力される。
【０００８】位相同期部５１〜５ｎは全て同一構成であ
り、図７に位相同期部５１のブロック図を示している。
図７を参照すると、位相同期部５１は、同期保護回路
（ＳＧＤ）５１１と、書込みカウンタ（ＷＣＮ）５１２
と、読出しカウンタ（ＲＣＮ）５１３と、ＦＩＦＯメモ
リ５１４とから構成されている。
り、図７に位相同期部５１のブロック図を示している。
図７を参照すると、位相同期部５１は、同期保護回路
（ＳＧＤ）５１１と、書込みカウンタ（ＷＣＮ）５１２
と、読出しカウンタ（ＲＣＮ）５１３と、ＦＩＦＯメモ
リ５１４とから構成されている。
【０００９】書込み及び読出しの各カウンタ５１２，５
１３は、同期保護されたフレーム信号によって異なる初
期値“ｅＨ”と“ｇＨ”とに夫々初期設定されるように
なっている。ＦＩＦＯメモリ５１４はクロックＣＫ２の
周期毎に書込みカウンタ５１２から生成されるアドレス
に復号化部４１からの出力データを書込み、読出しカウ
ンタ５１３から生成されるアドレスからメモリ内容を出
力する。
１３は、同期保護されたフレーム信号によって異なる初
期値“ｅＨ”と“ｇＨ”とに夫々初期設定されるように
なっている。ＦＩＦＯメモリ５１４はクロックＣＫ２の
周期毎に書込みカウンタ５１２から生成されるアドレス
に復号化部４１からの出力データを書込み、読出しカウ
ンタ５１３から生成されるアドレスからメモリ内容を出
力する。
【００１０】以上の構成によって伝送路１２１〜１２ｎ
において互いに位相が異なった並列データを、全て同一
の位相として出力することができるのである。尚、同期
保護回路５１１の詳細については、上記公報を参照され
たい。
において互いに位相が異なった並列データを、全て同一
の位相として出力することができるのである。尚、同期
保護回路５１１の詳細については、上記公報を参照され
たい。
【００１１】
【発明が解決しようとする課題】図６に示した従来の回
路では、ｎ個の並列データ間の位相に合わせるためにＮ
ＲＺ信号を一度ＣＭＩ符号に変換して、その符号則によ
り各データ間のスキューを計測する構成であるために、
各データ毎にＣＭＩ符号部とＣＭＩ復号部とが必要であ
り、ハードウェア量が増加する問題がある。
路では、ｎ個の並列データ間の位相に合わせるためにＮ
ＲＺ信号を一度ＣＭＩ符号に変換して、その符号則によ
り各データ間のスキューを計測する構成であるために、
各データ毎にＣＭＩ符号部とＣＭＩ復号部とが必要であ
り、ハードウェア量が増加する問題がある。
【００１２】また、転送データをＣＭＩ符号化している
ために、転送周波数が２倍になり、よって伝送路での伝
送効率が低下して高速データ転送には適さないという問
題がある。
ために、転送周波数が２倍になり、よって伝送路での伝
送効率が低下して高速データ転送には適さないという問
題がある。
【００１３】本発明の目的は、並列データ間の伝送路に
よるスキューを、簡単な構成で吸収すると共に、高速デ
ータ転送にも適した並列データ位相同期回路を提供する
ことである。
よるスキューを、簡単な構成で吸収すると共に、高速デ
ータ転送にも適した並列データ位相同期回路を提供する
ことである。
【００１４】
【課題を解決するための手段】本発明によれば、各々が
同期信号を含むフレームフォーマット化された複数の並
列データを対応伝送路によって伝送して、これ等伝送さ
れた受信並列データ間の伝送遅延変動を吸収して互いに
位相同期した出力並列データとして導出する並列データ
位相同期回路であって、前記受信並列データの各々に夫
々対応して設けられ対応受信並列データを書込み読出し
自在な複数のメモリ手段と、前記受信並列データの各々
の同期信号を検出して前記メモリ手段の各書込み制御タ
イミング信号を夫々生成する複数の書込み制御手段と、
前記書込み制御タイミング信号の最初の信号を検出して
この最初の信号から所定期間遅延した後に前記メモリ手
段の全ての読出しを共通にイネーブル化する読出しイネ
ーブル信号を生成する読出し制御手段とを含むことを特
徴とする並列データ位相同期回路が得られる。
同期信号を含むフレームフォーマット化された複数の並
列データを対応伝送路によって伝送して、これ等伝送さ
れた受信並列データ間の伝送遅延変動を吸収して互いに
位相同期した出力並列データとして導出する並列データ
位相同期回路であって、前記受信並列データの各々に夫
々対応して設けられ対応受信並列データを書込み読出し
自在な複数のメモリ手段と、前記受信並列データの各々
の同期信号を検出して前記メモリ手段の各書込み制御タ
イミング信号を夫々生成する複数の書込み制御手段と、
前記書込み制御タイミング信号の最初の信号を検出して
この最初の信号から所定期間遅延した後に前記メモリ手
段の全ての読出しを共通にイネーブル化する読出しイネ
ーブル信号を生成する読出し制御手段とを含むことを特
徴とする並列データ位相同期回路が得られる。
【００１５】そして、前記読出し制御手段は、予め定め
られた遅延時間を前記所定時間とするように構成されて
いることを特徴としている。
られた遅延時間を前記所定時間とするように構成されて
いることを特徴としている。
【００１６】また、前記読出し制御手段は、前記書込み
制御手段の全ての書込み制御タイミング信号のうち最初
と最後の信号間の時間差を検出する時間差検出手段を有
し、この時間差を前記所定時間とするように構成されて
いることを特徴としている。
制御手段の全ての書込み制御タイミング信号のうち最初
と最後の信号間の時間差を検出する時間差検出手段を有
し、この時間差を前記所定時間とするように構成されて
いることを特徴としている。
【００１７】更に、本発明によれば、各々が同期信号を
含むフレームフォーマット化された複数の並列データを
対応伝送路によって伝送して、これ等伝送された受信並
列データ間の伝送遅延変動を吸収して互いに位相同期し
た出力並列データとして導出する並列データ位相同期回
路であって、前記受信並列データの各々に夫々対応して
設けられ対応受信並列データを書込み読出し自在な複数
のメモリ手段と、前記受信並列データの各々の同期信号
を検出して前記メモリ手段の各書込み制御タイミング信
号を夫々生成する複数の書込み制御手段と、前記同期信
号前記同期信号のうち最初と最後に発生される信号間の
時間差を検出する時間差検出手段と、前記最初に発生さ
れる信号のタイミングから前記時間差に応じた遅延時間
後に前記メモリ手段の全ての読出しを共通にイネーブル
化する読出しイネーブル信号を生成する読出し制御手段
とを含むことを特徴とする並列データ位相同期回路が得
られる。
含むフレームフォーマット化された複数の並列データを
対応伝送路によって伝送して、これ等伝送された受信並
列データ間の伝送遅延変動を吸収して互いに位相同期し
た出力並列データとして導出する並列データ位相同期回
路であって、前記受信並列データの各々に夫々対応して
設けられ対応受信並列データを書込み読出し自在な複数
のメモリ手段と、前記受信並列データの各々の同期信号
を検出して前記メモリ手段の各書込み制御タイミング信
号を夫々生成する複数の書込み制御手段と、前記同期信
号前記同期信号のうち最初と最後に発生される信号間の
時間差を検出する時間差検出手段と、前記最初に発生さ
れる信号のタイミングから前記時間差に応じた遅延時間
後に前記メモリ手段の全ての読出しを共通にイネーブル
化する読出しイネーブル信号を生成する読出し制御手段
とを含むことを特徴とする並列データ位相同期回路が得
られる。
【００１８】
【発明の実施の形態】本発明の作用について述べる。並
列伝送データの各々は同期信号を含むフレームフォーマ
ット化されており、受信側において、この同期信号を夫
々検出することにより、これ等検出同期信号間の最大位
相差を算出し、この最大位相差に基づいて並列データ間
の位相同期を吸収する様、ＦＩＦＯメモリの読出しタイ
ミングを決定する。
列伝送データの各々は同期信号を含むフレームフォーマ
ット化されており、受信側において、この同期信号を夫
々検出することにより、これ等検出同期信号間の最大位
相差を算出し、この最大位相差に基づいて並列データ間
の位相同期を吸収する様、ＦＩＦＯメモリの読出しタイ
ミングを決定する。
【００１９】この最大位相差の代りに、予め定められた
遅延時間を、最初に検出される同期信号のタイミングに
加えて、ＦＩＦＯメモリの読出しタイミングを決定する
方式としても良い。
遅延時間を、最初に検出される同期信号のタイミングに
加えて、ＦＩＦＯメモリの読出しタイミングを決定する
方式としても良い。
【００２０】以下に、本発明の実施例について図面を用
いて説明する。
いて説明する。
【００２１】図１は本発明の実施例を示すシステム全体
のブロック図である。図１において、１は送信部であ
り、１１１〜１１ｎはクロックＴＣＬＫ１に同期して各
送信データＴＸＤ１〜ＴＸＤｎを入力して送信する送信
回路である。また、２は受信部であり、１３１〜１３ｎ
は送信部１からの送信データを受信してデータよりクロ
ック成分を抽出する受信回路であり、１４１はクロック
ＴＣＬＫ２によって各データの同期をとるデータ間同期
回路である。１２１〜１２ｎは送信部１と受信部２との
間をつなぐ伝送路である。
のブロック図である。図１において、１は送信部であ
り、１１１〜１１ｎはクロックＴＣＬＫ１に同期して各
送信データＴＸＤ１〜ＴＸＤｎを入力して送信する送信
回路である。また、２は受信部であり、１３１〜１３ｎ
は送信部１からの送信データを受信してデータよりクロ
ック成分を抽出する受信回路であり、１４１はクロック
ＴＣＬＫ２によって各データの同期をとるデータ間同期
回路である。１２１〜１２ｎは送信部１と受信部２との
間をつなぐ伝送路である。
【００２２】送信データのフレームフォーマットは図３
に示す様に同期信号ＳＹＮＣと有効データ部とからな
り、送信部１のクロックＴＣＬＫ１に同期している。各
バイト毎に送信回路１１１〜１１ｎを通って送信データ
ＴＸＤ１〜ＴＸＤｎは伝送路１２１〜１２ｎに出力され
る。
に示す様に同期信号ＳＹＮＣと有効データ部とからな
り、送信部１のクロックＴＣＬＫ１に同期している。各
バイト毎に送信回路１１１〜１１ｎを通って送信データ
ＴＸＤ１〜ＴＸＤｎは伝送路１２１〜１２ｎに出力され
る。
【００２３】このデータは受信部２の受信回路１３１〜
１３ｎで受信され、同期信号が規定の周期で受信された
場合に、同期検出フラグＳＹＮＣＩＮと、受信データＲ
ＤＩと、受信データより抽出した受信クロックＲＣＬＫ
とがデータ間同期回路１４１に出力される。
１３ｎで受信され、同期信号が規定の周期で受信された
場合に、同期検出フラグＳＹＮＣＩＮと、受信データＲ
ＤＩと、受信データより抽出した受信クロックＲＣＬＫ
とがデータ間同期回路１４１に出力される。
【００２４】図２は本発明の特徴となるデータ間同期回
路１４１のブロック図である。図２において、２１１〜
２１ｎは各データ毎にＦＩＦＯメモリ２３１〜２３ｎへ
のデータの書込みを制御する書込制御回路であり、２２
１〜２２ｎはＦＩＦＯメモリ２３１〜２３ｎへデータが
書込まれたことを検出する書込開始検出回路である。
路１４１のブロック図である。図２において、２１１〜
２１ｎは各データ毎にＦＩＦＯメモリ２３１〜２３ｎへ
のデータの書込みを制御する書込制御回路であり、２２
１〜２２ｎはＦＩＦＯメモリ２３１〜２３ｎへデータが
書込まれたことを検出する書込開始検出回路である。
【００２５】２３１〜２３ｎはデータを保持するＦＩＦ
Ｏメモリである。２４１は各データの書込検出回路の出
力から、ｎ個のデータのうちどのデータが最初にＦＩＦ
Ｏメモリへ書込まれたかを検出するデータ間書込検出回
路であり、２５１はＦＩＦＯメモリからデータの読出し
を制御する読出制御回路であり、２６１はＦＩＦＯメモ
リの読出しアドレスＲＡＤＲと読出しクロックＲＣＬＫ
を出力する読出しアドレスカウンタである。
Ｏメモリである。２４１は各データの書込検出回路の出
力から、ｎ個のデータのうちどのデータが最初にＦＩＦ
Ｏメモリへ書込まれたかを検出するデータ間書込検出回
路であり、２５１はＦＩＦＯメモリからデータの読出し
を制御する読出制御回路であり、２６１はＦＩＦＯメモ
リの読出しアドレスＲＡＤＲと読出しクロックＲＣＬＫ
を出力する読出しアドレスカウンタである。
【００２６】データ間同期回路の実施例の動作について
詳細に説明する。受信回路１３１〜１３ｎから出力され
た受信データＲＤＩ１〜ＲＤＩｎは各データの受信クロ
ックＲＣＬＫに同期している。受信クロックＲＣＬＫ１
〜ＲＣＬＫｎは送信部１のクロックＴＣＬＫ１と同一周
波数で各データ毎に位相の異なるものである。
詳細に説明する。受信回路１３１〜１３ｎから出力され
た受信データＲＤＩ１〜ＲＤＩｎは各データの受信クロ
ックＲＣＬＫに同期している。受信クロックＲＣＬＫ１
〜ＲＣＬＫｎは送信部１のクロックＴＣＬＫ１と同一周
波数で各データ毎に位相の異なるものである。
【００２７】同期検出信号ＳＹＮＣＩＮを受信すること
により、書込制御回路２１１〜２１ｎでＦＩＦＯメモリ
への書込みクロックＷＣＬＫを発生させる。この書込み
クロックを基に、書込制御回路内の書込アドレスカウン
タを動作させてＦＩＦＯへの書込みアドレスＷＡＤＲを
発生させ、指定したアドレスのＦＩＦＯメモリ２３１〜
２３ｎ内へ受信データＲＤＩを０番地から順番に書込ん
でいく。書込みアドレスカウンタは同期検出フラグの受
信でリセットされ、有効データ受信の間動作する。
により、書込制御回路２１１〜２１ｎでＦＩＦＯメモリ
への書込みクロックＷＣＬＫを発生させる。この書込み
クロックを基に、書込制御回路内の書込アドレスカウン
タを動作させてＦＩＦＯへの書込みアドレスＷＡＤＲを
発生させ、指定したアドレスのＦＩＦＯメモリ２３１〜
２３ｎ内へ受信データＲＤＩを０番地から順番に書込ん
でいく。書込みアドレスカウンタは同期検出フラグの受
信でリセットされ、有効データ受信の間動作する。
【００２８】書込検出回路２２１〜２２ｎでは、書込制
御回路内の書込みアドレスカウンタの値が“１”（１番
地）になったことを検出して書込開始フラグＷＳＴＦを
出力する。尚、図３のタイムチャートのデータ部におけ
る１，２，３の表示は当該番地を示す。
御回路内の書込みアドレスカウンタの値が“１”（１番
地）になったことを検出して書込開始フラグＷＳＴＦを
出力する。尚、図３のタイムチャートのデータ部におけ
る１，２，３の表示は当該番地を示す。
【００２９】以上の動作は各データの受信クロックに同
期して行われる。すなわちデータ間では非同期で夫々独
立に動作している。
期して行われる。すなわちデータ間では非同期で夫々独
立に動作している。
【００３０】次に読出し動作について説明する。送信部
から出力されたデータは送信回路１１１〜１１ｎ、光フ
ァイバや電気ケーブル等の伝送路１２１〜１２ｎを経て
受信回路へ到達するが、これ等は同条件で設計しても製
造上のバラツキが生じ、各データ間で遅延時間の差が生
じこれがスキューとなる。この遅延時間差の最大値を送
信回路、伝送線路等の仕様から予め見積もり、これをス
キューＴ１時間とする。
から出力されたデータは送信回路１１１〜１１ｎ、光フ
ァイバや電気ケーブル等の伝送路１２１〜１２ｎを経て
受信回路へ到達するが、これ等は同条件で設計しても製
造上のバラツキが生じ、各データ間で遅延時間の差が生
じこれがスキューとなる。この遅延時間差の最大値を送
信回路、伝送線路等の仕様から予め見積もり、これをス
キューＴ１時間とする。
【００３１】各データの書込開始検出回路から出力され
た書込開始フラグＷＳＴＦの論理和（ＯＲ）をデータ間
書込開始検出回路２４１でとり、ｎ個のデータの中のい
ずれかのデータで書込まれたかを検出し出力（ＢＷＳＴ
Ｆ）する。
た書込開始フラグＷＳＴＦの論理和（ＯＲ）をデータ間
書込開始検出回路２４１でとり、ｎ個のデータの中のい
ずれかのデータで書込まれたかを検出し出力（ＢＷＳＴ
Ｆ）する。
【００３２】読出制御回路２５１では、データ間書込検
出回路で最初の書込みを検出した後、予め見積もったス
キュー値のＴ１時間遅らせ、読出しイネーブル信号ＲＥ
をイネーブルにする。読出しイネーブル信号がイネーブ
ルの間、読出クロックＲＣＬＫを出力し、読出クロック
に同期して読出しアドレスカウンタ２６１を動作させ
る。読出しアドレスは全データ間で共通である。
出回路で最初の書込みを検出した後、予め見積もったス
キュー値のＴ１時間遅らせ、読出しイネーブル信号ＲＥ
をイネーブルにする。読出しイネーブル信号がイネーブ
ルの間、読出クロックＲＣＬＫを出力し、読出クロック
に同期して読出しアドレスカウンタ２６１を動作させ
る。読出しアドレスは全データ間で共通である。
【００３３】読出しクロックに同期して、全データ間で
同一の指定されたアドレスのレジスタから同時に読出し
を開始する。読出しクロックは受信部２のクロックＴＣ
ＬＫ２と同一周波数であり、送信部のクロックＴＣＬＫ
１とは異なっても動作上問題ない。
同一の指定されたアドレスのレジスタから同時に読出し
を開始する。読出しクロックは受信部２のクロックＴＣ
ＬＫ２と同一周波数であり、送信部のクロックＴＣＬＫ
１とは異なっても動作上問題ない。
【００３４】以上の動作により、送信部と受信部のクロ
ックの周波数が異なるｎ個の並列データ転送において、
各データ間で位相の異なるデータを１本の送信クロック
に同期させ、かつデータの始まりを一致させることが可
能となる。これ等動作のタイムチャートを図３に示す。
ックの周波数が異なるｎ個の並列データ転送において、
各データ間で位相の異なるデータを１本の送信クロック
に同期させ、かつデータの始まりを一致させることが可
能となる。これ等動作のタイムチャートを図３に示す。
【００３５】次に、第２の実施例について図４を用いて
説明する。第１の実施例では、データ間のスキューＴ１
は、送信回路，伝送線路等の仕様から予め見積もってい
た。この方法では、実際のスキューが見積もったスキュ
ーＴ１に比べ十分小さい場合に余分な遅延が生じ、デー
タ転送のスループットが低下するという問題がある。そ
の問題を解決するために、図２のデータ間書込検出回路
２４１と読出制御回路２５１との代わりにスキュー測定
回路２７１を追加する。
説明する。第１の実施例では、データ間のスキューＴ１
は、送信回路，伝送線路等の仕様から予め見積もってい
た。この方法では、実際のスキューが見積もったスキュ
ーＴ１に比べ十分小さい場合に余分な遅延が生じ、デー
タ転送のスループットが低下するという問題がある。そ
の問題を解決するために、図２のデータ間書込検出回路
２４１と読出制御回路２５１との代わりにスキュー測定
回路２７１を追加する。
【００３６】このスキュー測定回路２７１のブロック図
を図５に示す。４０１はデータ間の遅延時間差を検出す
る時間差検出回路であり、４０２は遅延時間を設定する
ためのカウンタ回路であり、４０３はカウンタ回路４０
２の出力を基に遅延を発生させる遅延発生回路である。
を図５に示す。４０１はデータ間の遅延時間差を検出す
る時間差検出回路であり、４０２は遅延時間を設定する
ためのカウンタ回路であり、４０３はカウンタ回路４０
２の出力を基に遅延を発生させる遅延発生回路である。
【００３７】次にスキュー測定回路２７１の動作につい
て説明する。時間差検出回路４０１は各データの書込み
開始フラグＷＳＴＦ１〜ＷＳＴＦｎが最も早いものと遅
いものとの間での到達時間の差を検出し、その間ハイレ
ベルを出力する。カウンタ回路４０２は時間差検出回路
４０１の出力がハイレベルの間カウンタを動作させカウ
ントアップする。
て説明する。時間差検出回路４０１は各データの書込み
開始フラグＷＳＴＦ１〜ＷＳＴＦｎが最も早いものと遅
いものとの間での到達時間の差を検出し、その間ハイレ
ベルを出力する。カウンタ回路４０２は時間差検出回路
４０１の出力がハイレベルの間カウンタを動作させカウ
ントアップする。
【００３８】遅延発生回路４０３ではカウンタ回路４０
２のカウンタ値より通過するフリップフロップの段数を
セレクタで設定し、最初の書込み開始から測定したスキ
ュー時間分遅らせた後に読出しイネーブル信号をイネー
ブルにし、第１の実施例と同様の読出し動作を行う。
２のカウンタ値より通過するフリップフロップの段数を
セレクタで設定し、最初の書込み開始から測定したスキ
ュー時間分遅らせた後に読出しイネーブル信号をイネー
ブルにし、第１の実施例と同様の読出し動作を行う。
【００３９】以上の動作により実際のスキュー時間にあ
った最適な遅延時間を設定することができる。
った最適な遅延時間を設定することができる。
【００４０】尚、図５の時間差検出回路４０１の入力と
して書込み開始フラグＷＳＴＦ１〜ＷＳＴＦｎを入力と
して、これ等のうち最初と最後のものとの時間差を検出
しているが、同期検出信号ＳＹＮＣＩＮ１〜ＳＹＮＣＩ
Ｎｎを入力として同様の処理を行っても良い。
して書込み開始フラグＷＳＴＦ１〜ＷＳＴＦｎを入力と
して、これ等のうち最初と最後のものとの時間差を検出
しているが、同期検出信号ＳＹＮＣＩＮ１〜ＳＹＮＣＩ
Ｎｎを入力として同様の処理を行っても良い。
【００４１】
【発明の効果】第１の効果は、非同期の複数データの並
列データを１つのクロックに同期し、各データ間のデー
タの始まりを一致させて伝送できることである。その理
由は、ＦＩＦＯメモリを使用してデータ間のスキュー時
間を遅らせた後に読出し動作を開始するからである。
列データを１つのクロックに同期し、各データ間のデー
タの始まりを一致させて伝送できることである。その理
由は、ＦＩＦＯメモリを使用してデータ間のスキュー時
間を遅らせた後に読出し動作を開始するからである。
【００４２】第２の効果は、並列データの同期伝送を従
来技術より少ないハード量で実現できることである。そ
の理由は、従来技術で行っていた送信データの符号化を
行わないためである。
来技術より少ないハード量で実現できることである。そ
の理由は、従来技術で行っていた送信データの符号化を
行わないためである。
【００４３】第３の効果は、従来技術に比べ伝送効率が
上がることである。その理由は、第２の効果と同様に従
来技術が行っていた送信データの符号化を行わないため
である。
上がることである。その理由は、第２の効果と同様に従
来技術が行っていた送信データの符号化を行わないため
である。
【００４４】第４の効果は、データの書込みから読出し
までの遅延時間を最小にすることが可能なことである。
その理由は、スキュー測定回路で実際のデータ間のスキ
ューを自動で測定しその結果を基に読出しまでの遅延時
間を決定するからである。
までの遅延時間を最小にすることが可能なことである。
その理由は、スキュー測定回路で実際のデータ間のスキ
ューを自動で測定しその結果を基に読出しまでの遅延時
間を決定するからである。
【図１】本発明の実施例のシステム構成を示す図であ
る。
る。
【図２】図１のデータ間同期回路１４１の詳細を示すブ
ロック図である。
ロック図である。
【図３】本発明の実施例の動作を示すタイムチャートで
ある。
ある。
【図４】本発明の他の実施例のブロック図である。
【図５】スキュー測定回路のブロック図である。
【図６】従来技術の動作原理を表す図である。
【図７】図６の位相同期部ＰＳＹＮのブロック図であ
る。
る。
１ 送信部 ２ 受信部 １１１〜１１ｎ 送信回路 １２１〜１２ｎ 伝送路 １３１〜１３ｎ 受信回路 １４１〜１４ｎ データ間同期回路 ２１１〜２１ｎ 書込制御回路 ２２１〜２２ｎ 書込開始検出回路 ２３１〜２３ｎ ＦＩＦＯメモリ ２４１ データ間書込み検出回路 ２５１ 読出制御回路 ２６１ 読出しアドレスカウンタ ２７１ スキュー測定回路 ４０１ 時間差検出回路 ４０２ カウンタ回路 ４０３ 遅延発生回路
Claims (5)
- 【請求項１】 各々が同期信号を含むフレームフォーマ
ット化された複数の並列データを対応伝送路によって伝
送して、これ等伝送された受信並列データ間の伝送遅延
変動を吸収して互いに位相同期した出力並列データとし
て導出する並列データ位相同期回路であって、 前記受信並列データの各々に夫々対応して設けられ対応
受信並列データを書込み読出し自在な複数のメモリ手段
と、 前記受信並列データの各々の同期信号を検出して前記メ
モリ手段の各書込み制御タイミング信号を夫々生成する
複数の書込み制御手段と、 前記書込み制御タイミング信号の最初の信号を検出して
この最初の信号から所定期間遅延した後に前記メモリ手
段の全ての読出しを共通にイネーブル化する読出しイネ
ーブル信号を生成する読出し制御手段と、 を含むことを特徴とする並列データ位相同期回路。 - 【請求項２】 前記読出し制御手段は、予め定められた
遅延時間を前記所定時間とするように構成されているこ
とを特徴とする請求項１記載の並列データ位相同期回
路。 - 【請求項３】 前記読出し制御手段は、前記書込み制御
手段の全ての書込み制御タイミング信号のうち最初と最
後の信号間の時間差を検出する時間差検出手段を有し、
この時間差を前記所定時間とするように構成されている
ことを特徴とする請求項１記載の並列データ位相同期回
路。 - 【請求項４】 各々が同期信号を含むフレームフォーマ
ット化された複数の並列データを対応伝送路によって伝
送して、これ等伝送された受信並列データ間の伝送遅延
変動を吸収して互いに位相同期した出力並列データとし
て導出する並列データ位相同期回路であって、 前記受信並列データの各々に夫々対応して設けられ対応
受信並列データを書込み読出し自在な複数のメモリ手段
と、 前記受信並列データの各々の同期信号を検出して前記メ
モリ手段の各書込み制御タイミング信号を夫々生成する
複数の書込み制御手段と、 前記同期信号前記同期信号のうち最初と最後に発生され
る信号間の時間差を検出する時間差検出手段と、 前記最初に発生される信号のタイミングから前記時間差
に応じた遅延時間後に前記メモリ手段の全ての読出しを
共通にイネーブル化する読出しイネーブル信号を生成す
る読出し制御手段と、 を含むことを特徴とする並列データ位相同期回路。 - 【請求項５】 前記メモリ手段はＦＩＦＯ（先入れ先出
し）メモリであることを特徴とする請求項１〜４いずれ
か記載の並列データ位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165412A JP3031249B2 (ja) | 1996-06-26 | 1996-06-26 | 並列データ位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165412A JP3031249B2 (ja) | 1996-06-26 | 1996-06-26 | 並列データ位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013398A true JPH1013398A (ja) | 1998-01-16 |
| JP3031249B2 JP3031249B2 (ja) | 2000-04-10 |
Family
ID=15811930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8165412A Expired - Fee Related JP3031249B2 (ja) | 1996-06-26 | 1996-06-26 | 並列データ位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031249B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222893B1 (en) | 1998-07-17 | 2001-04-24 | Nec Corporation | Synchronizing circuit |
| US6336192B1 (en) | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| JP2010141703A (ja) * | 2008-12-12 | 2010-06-24 | Nec Corp | 並列データ伝送回路及び並列データ伝送方法 |
| US8773409B2 (en) | 2007-10-24 | 2014-07-08 | Fujitsu Component Limited | Skew adjusting apparatus, transmitting and receiving system, and skew adjusting method |
| JP2014143471A (ja) * | 2013-01-22 | 2014-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 音響信号同期収音再生システムとそのシステムを構成する各装置 |
| JP2015192158A (ja) * | 2014-03-27 | 2015-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1996
- 1996-06-26 JP JP8165412A patent/JP3031249B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336192B1 (en) | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| US6557110B2 (en) | 1998-02-16 | 2003-04-29 | Nippon Telegraph And Telephone Corporation | Channel-to-channel skew compensation apparatus |
| US6222893B1 (en) | 1998-07-17 | 2001-04-24 | Nec Corporation | Synchronizing circuit |
| US8773409B2 (en) | 2007-10-24 | 2014-07-08 | Fujitsu Component Limited | Skew adjusting apparatus, transmitting and receiving system, and skew adjusting method |
| JP2010141703A (ja) * | 2008-12-12 | 2010-06-24 | Nec Corp | 並列データ伝送回路及び並列データ伝送方法 |
| JP2014143471A (ja) * | 2013-01-22 | 2014-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 音響信号同期収音再生システムとそのシステムを構成する各装置 |
| JP2015192158A (ja) * | 2014-03-27 | 2015-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9829912B2 (en) | 2014-03-27 | 2017-11-28 | Renesas Electronics Corporation | Semiconductor device |
| US10146251B2 (en) | 2014-03-27 | 2018-12-04 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3031249B2 (ja) | 2000-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3966511B2 (ja) | 同期バス・インターフェースのための自動遅延検出およびレシーバ調節の方法およびシステム | |
| JPH0544043B2 (ja) | ||
| US10038450B1 (en) | Circuits for and methods of transmitting data in an integrated circuit | |
| US8520464B2 (en) | Interface circuit and semiconductor device incorporating same | |
| JP3031249B2 (ja) | 並列データ位相同期回路 | |
| EP1946475B1 (en) | Data interface and method of seeking synchronization | |
| US5748123A (en) | Decoding apparatus for Manchester code | |
| KR100817270B1 (ko) | 인터페이스 장치 및 데이터 동기화 방법 | |
| US6137851A (en) | System and method for synchronizing a signal with respect to another signal | |
| US5179664A (en) | Symbol-wide elasticity buffer with a read-only section and a read-write section | |
| US20030161351A1 (en) | Synchronizing and converting the size of data frames | |
| EP1317085B1 (en) | A method and circuit for initializing a de-skewing buffer in a clock forwarded system | |
| JPS61161842A (ja) | 信号送出方式 | |
| US4964142A (en) | Receiver synchronization in encoder/decoder | |
| JP3278621B2 (ja) | データ伝送装置 | |
| JP3638769B2 (ja) | 通信制御装置 | |
| JPH0669937A (ja) | ループ型伝送路における遅延時間差補正方法および装置 | |
| US7161986B2 (en) | Data transmission system and data transmitter/receiver for use therein, and method thereof | |
| KR970010156B1 (ko) | 직렬 통신 장치에서의 수신부 fifo 버퍼 정합 장치 | |
| EP3671720B1 (en) | Real-time on-chip data transfer system | |
| EP1150451A2 (en) | Method and apparatus for initializing a synchronizer | |
| US7526017B2 (en) | Transmitting device, receiving device, transmission system, and transmission method | |
| JPH05327670A (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JPH03149931A (ja) | 並列信号間位相同期回路 | |
| KR0120533B1 (ko) | 멀티플랙스 아날로그 콤퍼넌트(mac) 방식의 라인 동기검출회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |